出的复位开关，同时另一个输入35b连接到第一时钟15或第一时钟输入14。
[0050]以类似的方式，同样将积分器40的或门45的第一输入45a连接到重置开关，同时或门45的第二输入45b连接到第一时钟15或第一时钟输入14。而且其中或门的输出45c连接到积分器40的存储器42的重置输入。以这种方式每次第一时钟15进一步执行一个步骤时，存储器32，42被重复重置。以这种方式，可补偿或消除当启动数字内插器10时输出信号的漂移和抵消效应。
[0051]另外并且与图1相比，图2进一步示出微分器20的另一存储器26。该附加存储器26的输出26c连接到存储器22的输入22a。该附加存储器26的输入26a连接到数字内插器10的输入12。因此另一个输入26b同样连接到第一时钟15或到第一时钟输入14。以这种方式，另一个输入26用作存储器22并且因此用作微分器20的缓冲。
[0052]进一步在图2中，在第一加法器44之后的积分器40中存在另一个或第二加法器46。第二加法器46的第一输入连接到第一加法器44的输出，并且第二加法器46的第二输入连接到微分器20的减法器24的第二输入。第二加法器46的输出提供内插的输出信号28，其为数字内插器10的积分器40的输出。
[0053]要注意的是第二加法器46采用来自微分器20的起始数据值以添加内插的结果。在每次重置时，内插结果为零并且第二加法器在其输出28处仅给出起始数据。
[0054]图3中，基于第一时钟频率f1提供的输入信号50与基于第二时钟频率f2提供的数字内插器10的输出信号52 —起示出。如图3所示，输入信号50相当粗糙，而输出信号52表示输入信号50的连续信号值的相当光滑的内插。
[0055]图4中不出输入信号50和输出信号52相对于时间的振幅。另外，图4不出微分器20的输出并且因此示出所微分的输入信号54。图4进一步指示内插器级30的输出并且不例性地不出内插器级输出信号56。输入信号50和输出信号52的比较显不出输入信号50的平滑处理。
[0056]最终将注意的是，内插器级30的除法器36当前描述为采用等于2的除数操作的除法器。然而，存在采用可容易地实现不同内插方案的不同的除法器36的许多其它可想到的实现方式。
[0057]图5进一步表示通过数字内插器10引入并且运行的内插方法的流程图。在第一步骤100中微分输入信号。在连续的第二步骤102中，内插微分信号或导出的信号54内插以形成内插器级输出信号56。在进一步步骤104中，内插并微分的信号56通过积分器40积分以便在第二时钟频率f2上形成输出信号52，该第二时钟频率f2大于在其上提供输入信号50的时钟频率Π。
【主权项】
1.一种数字内插器，包括在第一时钟频率(fl)上接收输入信号的输入(12)并且包括在第二时钟频率(f2)上提供内插信号的输出(18)，所述第二时钟频率(f2)大于所述第一时钟频率(fl)，所述内插器包括: -微分器(20)，其连接到所述输入(12)， -内插器级(30)，其连接到微分器输出(25)，以及 -积分器(40)，其连接到所述输出(18)并且连接到所述内插器级(30)的输出(39)， 所述数字内插器的特征在于所述内插器级(30)包括存储器(32)，加法器(34)，除法器(36)以及减法器(38)，其中所述加法器(34)的输出(34c)连接到除法器的输入(36a)，其中除法器的输出(36b)连接到存储器输入(32a)，并且其中存储器输出(32c)连接到所述加法器(34)的输入(34b)，其中所述减法器(38)的第一输入(38a)连接到所述微分器输出(25)并且所述减法器(38)的第二输入(38b)连接到所述除法器的输出(36b)，并且其中所述加法器(34)的另一个输入(34a)连接到所述微分器输出(25)。2.根据权利要求1所述的数字内插器，进一步包括在所述第一时钟频率(fl)上运行的第一时钟(15)并且包括在所述第二时钟频率(f2)上运行的第二时钟(19)。3.根据权利要求1所述的数字内插器，其中所述第二时钟频率(f2)是所述第一时钟频率(fl)的整数倍。4.根据权利要求1所述的数字内插器，其中所述微分器在所述第一时钟频率(f1)上运行并且其中所述内插器级(30)和所述积分器在所述第二时钟频率(f2)上运行。5.根据权利要求1所述的数字内插器，其中所述微分器(20)包括存储器(22)和减法器(24)，所述存储器(22)由所述第一时钟频率(fl)驱动并且所述减法器(24)用于计算在所述第一时钟(15)的第一时钟时间(tl)的输入信号与所述第一时钟(15)的随后时钟时间(t2)的输入信号之间的差。6.根据权利要求1所述的数字内插器，其中所述除法器(36)将所述加法器(34)的输出(34c)除以常数因子。7.根据权利要求1所述的数字内插器，其中所述内插器级(30)的减法器(38)的输出(38c)连接到所述积分器(40)。8.根据权利要求1所述的数字内插器，其中所述积分器(40)包括存储器(42)和加法器(44)，其中所述加法器(44)的一个输入(44b)连接到所述积分器的存储器(42)并且其中所述加法器(44)的另一个输入(44a)连接到所述内插器级(30)的输出(39)。9.根据权利要求1所述的数字内插器，其中所述内插器级(30)的存储器(32)以及积分器的存储器(42)在所述第二时钟频率(f2)上运行。10.根据权利要求9所述的数字内插器，其中通过所述第一时钟(15)可重置所述内插器级(30)的存储器(32)和所述积分器的存储器(42)中的至少一个。11.根据权利要求10所述的数字内插器，其中所述内插器级的存储器(32)和所述积分器的存储器(42)中的至少一个与具有连接到所述第一时钟(15)的输入的或门(35，45)的输出(35c，45c)连接。12.一种电子设备，包括至少一个根据权利要求1所述的数字内插器(10)。13.—种方法，用于将第一时钟频率(Π)的数字输入信号(50)内插到第二时钟频率(f2)的输出信号(52)，该方法包括如下步骤: -微分所述输入信号(50)的数字序列， -在内插器级(30)中内插所微分的序列，所述内插器级(30)包括存储器(32)，加法器(34)，除法器(36)以及减法器(38)，其中所述加法器(34)的输出(34c)连接到除法器的输入(36a)，其中除法器的输出(36b)连接到存储器输入(32a)并且其中存储器输出(32c)连接到所述加法器(34)的输入(34b)，其中所述减法器(38)的第一输入(38a)连接到微分器输出(25)并且所述减法器(38)的第二输入(38b)连接到所述除法器的输出(36b)，并且其中所述加法器(34)的另一个输入(34a)连接到所述微分器输出(25)，以及-积分来自所述内插器级(30)的内插信号。
【专利摘要】本发明涉及数字内插器，其包括在第一时钟频率(f1)上接收输入信号的输入(12)，并且包括在第二时钟频率(f2)上提供内插信号的输出(18)，该第二时钟频率(f2)大于第一时钟频率(f1)。内插器包括连接到输入(12)的微分器(20)，连接到微分器输出(25)的内插器级(30)，以及连接到输出(18)并连接到内插器级(30)的输出(39)的积分器(40)。
【IPC分类】H03H17/06
【公开号】CN105281709
【申请号】CN201510289337
【发明人】M·布拉科
【申请人】斯沃奇集团研究和开发有限公司
【公开日】2016年1月27日
【申请日】2015年5月29日
【公告号】EP2966778A1, US20160013772