数字内插器与内插方法
【技术领域】
[0001]本发明涉及数字内插器以及将第一时钟频率上的数字信号序列内插到大于该第一时钟频率的第二时钟频率上的信号序列的相应方法。
【背景技术】
[0002]对于有效数据存储有利的是减少存储器中的数据量并且从仅仅两个连续的存储信号或存储值中再生一系列或序列信号。以这种方式，可节约存储空间和/或可压缩要存储的数据。对于例如具有这种类似移动电话或腕表的可穿戴或移动电子设备的特定应用，可存在用于以相对低的采样速率存储代表声音或音乐数据的需求。当从存储器读取数据并且用于从所存储的数据中再生声音或音乐时，通常需要硬件实施的存储信号内插。
[0003]存在使用有限响应滤波器(FIR)的级联数字内插器的解决方案，例如以便实现从32kHz到256kHz的内插。该FIR滤波器的级联需要相对大量的门或存储器块，其依次可覆盖对应集成电路(1C)区域的主要部分。
[0004]鉴于专利申请EP 0 658 979 A2和专利US 5，835，390，内插滤波器同样已知。
[0005]专利申请US 2010/0135368 A1描述了能够实施输入样本流内插的装置。对此，内插机构包括具有线性内插器的上采样器结构。上采样器电路包括微分器，线性内插器以及积分器，用于提供具有频率大于输入信号频率的输出内插信号。
【发明内容】
[0006]因此本发明的目的是提供改进的数字内插器，其中内插器的硬件需要更少的集成电路空间。另外，数字内插器应当在其门或存储器块的数量和布置方面呈现相当简单的结构以便节省集成电路的空间。同时，数字内插器应提供优良或优秀的内插结果并且甚至应在长期规模上稳定运行。
[0007]在第一方面，本发明涉及数字内插器，其包括在第一时钟频率上接收输入信号的输入。数字内插器进一步包括在第二时钟频率上提供内插信号的输出，其中第二时钟频率大于第一时钟频率。内插器包括连接到输入的微分器。内插器进一步包括连接到微分器输出的内插器级并且进一步包括连接到输出并且连接到内插器输出的积分器。
[0008]因此，数字内插器包括三个级或部件，即标识为微分器的微分器级，内插器级以及积分器或积分器级。将三个部件或级布置为序列或级联。由微分器的输入提供数字内插器的输入。微分器的输出连接到内插器级的输入并且内插器级的输出连接到积分器的输入，而积分器的输出形成数字内插器的输出。如下将解释的是，微分器，内插器级和积分器的序列或级联向数字内插器提供节约空间的途径，该数字内插器与若干FIR的级联相比空间更小。同样可减少1C上的存储器块或存储器单元的总数。同时，可简化数字内插器的整体架构。实际上，包括微分器，内插器级和积分器的数字内插器相当有鲁棒性并且用于提供充分或甚至优秀质量的内插信号。
[0009]根据实施例，数字内插器包括在第一时钟频率上运行的第一时钟，并且进一步包括在第二时钟频率上运行的第二时钟。如已提到的，第二时钟频率大于第一时钟频率。在进一步实施例中第二时钟频率是第一时钟频率的整数倍。数字内插器，即微分器，内插器级和积分器的序列或级联用于基于第一时钟频率的连续信号为第二时钟频率的每个时钟信号提供信号。例如，第二时钟频率比第一时钟频率大八倍。以这种方式，基于第一时钟频率存储在存储器中并且被进行读取操作的压缩信号可基于第二时钟频率转移到内插信号中。
[0010]根据另一实施例，微分器在第一时钟频率上运行，而内插器级和积分器在第二时钟频率上运行。借助于微分器，首先微分要内插的信号。因此，导出并获取数据信号序列的第一导数。然后基于差分信号序列实施并且进行由内插器级执行的内插。但是末端的积分器在相比进行输出读取的第一时钟频率更大的第二时钟频率上将内插信号变换为数据信号。
[0011]与可基于FIR级的级联的传统解决方案相比，以这种方式可简化数字内插器的整体架构，而没有关于信号质量的任何实质不利影响。
[0012]根据进一步实施例，微分器包括由第一时钟频率驱动或运行的存储器，并且进一步包括计算第一时钟的第一时钟时间的输入信号与第一时钟的随后时钟时间的输入信号之间的差的减法器。通常，存储器有效地担当移位寄存器。存储器在第一时钟的第一时钟时间上存储输入信号并且在第一时钟的随后时钟时间上将所存储的信号转发到微分器。
[0013]在随后时钟时间或在随后时钟时间期间将第一输入信号转发到微分器的同时，通过存储器存储由第一时钟的随后时钟时间提供并且与该随后时间一致的信号。在进一步，即在下一连续时钟时间期间，将在第二时钟时间上或在第二时钟时间期间存储的信号转发到微分器等。因此，在微分器的减法器连接到微分器的存储器输出以及连接到数字内插器的整体输入，即到微分器的输入的同时，存储器提供输入信号并且将该输入信号转发到与先前时钟时间对应的微分器。然后可运行减法器以便计算在第一时钟时间的输入信号与第二或连续时钟时间的输入信号之间的差。因此，减法器的输出总是指示在第一时钟频率上提供的连续输入信号之间的变化和差。
[0014]根据另一实施例，内插器级包括存储器，加法器，除法器以及减法器。其中加法器的输出连接到除法器的输入。除法器的输出连接到存储器输入。存储器输出连接到加法器的输入并且加法器的另一输入连接到微分器的输出。换句话说，内插器级包括由加法器，除法器和存储器组成的回路。
[0015]在此，减法器的一个输入连接到内插器级的输入。因此减法器与加法器平行，同时减法器的第二输入与除法器的输出连接。存储器，加法器，除法器以及减法器的这种特别布置允许计算处于第一时钟时间的微分器的输出与随后或第二时钟时间的微分器的输出之间的一系列信号。通过存储器，加法器，除法器以及减法器的布置实现的内插器级提供特定内插功能，其对基于第二时钟频率计算一系列信号值是相当有利且有效的，其中该一系列信号值连续接近基于第一时钟频率提供的连续信号值。
[0016]通过存储器，加法器和除法器的回路，可将由存储器先前存储的信号添加到例如在第一时钟频率的第一时钟时间上初始提供的信号。将两个信号的和由除法器进行除法运算，并且将经过除法的信号存储在存储器中，该存储器与微分器的存储器相比可用作一种移位寄存器。相比微分器，内插器级运行在第二时钟信号上。因此，在内插器级的连续运行之间的时间间隔比在第一时钟频率上提供的两个连续信号之间的时间间隔更短。
[0017]假设在第一时钟的第一时钟时间上的微分器的输出为0并且在第一时钟的连续时钟时间上的输出等于1，可运行内插器级以便计算在这些连续输出信号之间的信号序列。假设内插器级的除法器通过因子2持续进行除法，可运行加法器，除法器以及存储器的回路以生成下列值的序列:1/2, 3/4，7/8，15/16，31/32等等。
[0018]根据进一步实施例，内插器级的除法器将加法器的输出除以常数因子。除法器的输出连接到内插器级的存储器的输入。由第二时钟频率驱动内插器级的存储器。然后将在第二时钟的第一时钟时间上提供的存储器的输入提供给第二时钟的随后或连续时钟时间上的加法器的输入。因此，内插器级的加法器的一个输入连接到内插器级的存储器的输出，同时加法器的另一个输入连接到微分器的输出，特别是连接到微分器的减法器的输出。
[0019]根据进一步实施例，在通过内插器级的存储器存储加法器的除法输出之前，内插器级的除法器将加法器的输出除以常数因子。
[0020]根据另一实施例，内插器级的减法器具有连接到微分器输出的第一输入，并且进一步具有连接到除法器的输出的第二输入。以这种方式，内插器级的减法器用于基于第二时钟频率提供序列信号。
[0021]假设内插器级的输入信号从0跳变到1，并且进一步假设除法器不