旁路，减少被选数据的传输延时。
【附图说明】
[0024]图1为单粒子加固现场可编程门阵列FPGA的整体框图；
[0025]图2为现有FPGA中一个CLB实现的16选I多路选择器；
[0026]图3为本发明中实现16选I多路选择器的LUT模块框图；
[0027]图4为本发明中采用传输管结构的二选一多路选择器实现16选I多路选择器的LUT不意图；
[0028]图5为本发明中DICE模块的示意图；
[0029]图6为本发明中DICE SRAM模块的示意图，其中(a)为应用传输门的DICE SRAM示意图，(b)为应用NMOS管的DICE SRAM示意图。
[0030]图7为二选一多路选择器MUX的不意图，其中(a)为传输管结构的二选一多路选择器示意图，(b)为传输管结构的二选一多路选择器示意图。
【具体实施方式】
[0031]本发明提出一种单粒子加固FPGA的查找表(LUT)电路，可以实现具有可选锁存功能的多路选择器。通过配置相应的存储单元，该LUT电路可以用来实现一个具有锁存功能的多路选择器、不带锁存的多路选择器和正常的查找表。为单粒子加固FPGA用户在逻辑设计中实现大规模的多路选择器提供了更优的一种选择。本发明能够实现使用较少的FPGA逻辑资源实现大规模多路选择器功能。
[0032]本发明查找表电路包括2n个单粒子加固静态随机存储器模块DICE、二输入多路选择器MUX和缓存BUFF，η是查找表电路选择端的级数，第m级查找表电路选择端包括2n m个二输入多路选择器MUX。二输入多路选择器MUX为传输门结构或传输管结构。
[0033]每个单粒子加固静态随机存储器模块DICE的输入端包括用户数据接口 IN、用户数据使能接口 0E、配置接口 R和配置选通接口 WL ;在作普通查找表时，在配置过程中，在配置选通接口 WL使能时，配置码流通过R端口写入DICE中，配置完后输出；在作多路选择器时，在配置完成时，在用户数据使能接口 OE使能时，DICE接收通过用户数据接口 IN写入的用户数据并输出；每两个单粒子加固静态随机存储器模块DICE的输出端与第一级查找表电路选择端上一个MUX的两个输入端连接；第一级查找表电路选择端上每两个MUX的输出端与第二级查找表电路选择端上一个MUX的两个输入端连接，依次类推，第η级查找表电路选择端上MUX的输出端与缓存BUFF的输入端连接，缓存BUFF的输出端作为查找表电路的输出端LUT_0UT ;每一级查找表电路选择端上MUX的选择端均连接到对应的查找表电路选择端。η = 4、5或6，m为自然数，m e [l，n]。
[0034]当二输入多路选择器MUX选择传输管(NMOS)结构时，此时在第2i级查找表电路选择端的MUX之后连接有缓存BUFF，用于增加前一级查找表电路选择端上MUX的输出能力，其中i为自然数，i小于等于n/2。
[0035]传输管结构的二输入多路选择器MUX如图7中(a)所示，这也是现有单粒子加固FPGA中使用的方式，MUX包括两个传输管(NMOS)N3和N4，和一个反相器II，MUX的输入端AO连接到传输管N4的输入端，N4的选择端连接到反相器Il的输出端，N4的输出端连接到二输入多路选择器MUX输出端口 Z，MUX的输入端Al连接到传输管N3的输入端，N3的选择端连接到二输入多路选择器MUX输入端S，N3的输出端连接到Z，MUX的选择端S连接到反相器Il的输入端。
[0036]如图7中(b)所不是传输门结构的二输入多路选择器MUX。包含2个传输门Gl和G2，和一个反相器II。MUX的输入端AO连接到传输门G2的输入端，G2的正向选择端连接到反向器Il的输出端和传输门G3的反向选择端。G2的反向选择端连接到MUX的选择端S，G2的输出端连接到MUX的输出端Z。MUX的输入端Al连接到G3的输入端，G3的正向选择端连接到MUX的选择端S，G3的输出端连接到MUX的输出端Z，MUX的选择端S连接到反相器Il的输入端。
[0037]图7中(a)的电路结构比图7中(b)的电路结构在版图上更加节省面积，但是图7的(a)中传输管在传输高电平时会存在阈值损失，所以在级联使用中需要在传输路径上插入缓存BUFF。图7中(b)的传输门在传输过程中不会出现阈值损失，所以在级联使用中可以不用插入缓存BUFF，而且能够比图7的(a)的电路速度更快。
[0038]如图5所示，单粒子加固静态随机存储器模块DICE包括DICE SRAM、单粒子加固静态随机存储单元MEM1、第一二输入多路选择器M16和第二二输入多路选择器M17 ;第一二输入多路选择器M16的O输入端和I输入端分别与FPGA的配置接口 R和用户数据接口 IN连接，第二二输入多路选择器M17的O输入端和I输入端分别与FPGA的配置使能接口 WL和用户数据使能接口 OE连接；第一二输入多路选择器M16和第二二输入多路选择器M17的选择端均与单粒子加固静态随机存储单元MEMl连接，所述单粒子加固静态随机存储单元MEMl为经过单粒子加固的SRAM。
[0039]DICE SRAM包括数据输入端口 DIN、数据使能端口 SIN和数据输出端口 0UT，通过数据输入端口 DIN和数据使能端口 SIN接收外部输入的数据，并实现存储后输出、锁存后输出或直接输出；
[0040]第一二输入多路选择器M16的输出端与DICE SRAM的DIN端连接，第二二输入多路选择器M17的输出端与DICE SRAM的SIN端连接；DICE SRAM的数据输出端口 OUT作为单粒子加固静态随机存储器模块DICE的输出端。
[0041]根据上述描述连接后，在M16选择IN时M17选择0E，M16选择R时M17选择WL。MEMl控制DIN和SIN的输入选择。
[0042]图5这种结构形式的主要的目的是选择DICE SRAM的数据输入端，即选择LUT是实现查找表功能还是多路选择器功能。当MEMl中存储的是低电平时，DIN连接到R，SIN连接到WL上，这时LUT是一个普通的查找表，在系统配置过程中通过R和WL接口在DICE SRAM中的单粒子静态随机存储单元写入配置数据；iMEMl为高电平时，DIN连接到IN，SIN连接到OE上，LUT实现的是多路选择器功能。
[0043]DICE SRAM有两种结构，如图6中(a)所示，DICE SRAM包括NMOS管N1、缓存B6、传输门G1、单粒子加固静态随机存储单元MEM2和单粒子加固静态随机存储单元MEM3 ;单粒子加固静态随机存储单元MEM2与传输门Gl的一个数据端连接，Gl的选择端连接到作为旁路控制的单粒子加固静态随机存储单元MEM3的两个互补的输出端上。传输门Gl的另一个数据端同时与缓存B6的输入端以及NMOS管NI的源极连接，缓存B6的输出端作为DICESRAM的数据输出端口 OUT，NMOS管NI的栅极作为DICE SRAM的数据使能端口 SIN，NM0S管NI的漏极作为DICE SRAM的数据输入端口 DIN。
[0044]如图6中(b)所示，DICE SRAM包括NMOS管N1、缓存B6、NMOS管N2、单粒子加固静态随机存储单元MEM2和单粒子加固静态随机存储单元MEM3 ;单粒子加固静态随机存储单元MEM2与NMOS管N2的漏极连接，单粒子加固静态随机存储单元MEM3与NMOS管N2的栅极连接，NMOS管N2的源极同时与缓存B6的输入端以及NMOS管NI的源极连接，缓存B6的输出端作为DICE SRAM的数据输出端口 OUT，NMOS管NI的栅极作为DICE SRAM的数据使能端口 SIN，NMOS管NI的漏极作为DICE SRAM的数据输入端口 DIN ;所述单粒子加固静态随机存储单元MEM2和单粒子加固静态随机存储单元MEM3均为经过单粒子加固的SRAM。
[0045]在图6中，当LUT实现的是普通查找表功能时，MEM3必须要写入高电平，使得配置数据能够正常写入MEM2中；当LUT实现的是带锁存功能的多路选择器时，MEM3必须要写入高电平，使得要锁存的数据能够正常写入MEM2中；当LUT实现的是不带锁存功能的多路选择器时，MEM3必须要写入低电平，使得MEM2被旁路掉。在实现多路选择器功能时，旁路MEM2能够提尚电路性能。
[0046]实施例:
[0047]η = 4时，本发明使用一个LUT实现可选锁存功能的16选I多路选择器。
[0048]如图4所示，该LUT包括16个单粒子加固静态随机存储器模块DICE (D1-Dl6)、15个传输管结构的二输入多路选择器MUX (M1-M15)和5个缓存BUFF (B1-B5)。每一个DICE包括用户数据接口 IN、用户数据使能接口 0E、配置接口 R和配置选通接口 WL，该LUT包括用户数据接口 IN