一种单粒子加固fpga的查找表电路的制作方法
【技术领域】
[0001]本发明涉及一种单粒子加固FPGA的查找表(LUT)电路，该LUT电路既能够作为普通查找表电路，又能够作为可选锁存的多路选择器电路。
【背景技术】
[0002]FPGA在空间环境应用时，空间高能粒子穿过FPGA器件内部会引起电路节点上的瞬间电流，使配置存储单元发生单粒子翻转，某些区域的电路会产生局部功能错误、互联线短路或断路，使该区域的电路无法正常工作。单粒子加固FPGA可以利用加固技术在不影响FPGA电路正常工作的情况下，对容易发生翻转的寄存器和存储单元进行加固，大大增加存储单元发生单粒子翻转的难度，使得单粒子加固FPGA更加适应恶劣的太空辐射环境，延长其使用寿命。
[0003]图1是单粒子加固FPGA的框图，输入输出端口(1B)位于芯片的四周，可配置逻辑模块(CLB)在内部按阵列排布，块存储器(BRAM)穿插在可配置逻辑模块(CLB)中，时钟模块分布在3个角，时钟模块中包括DCM和全局时钟BUF，还包括配置逻辑和配置接口。图1作为示意，只显示了少量的输入输出模块(1B)和可配置逻辑模块(CLB)以及块存储器(BRAM)。FPGA还包含其它组成部分:遍布整个芯片连接各个模块的可编程互联结构和配置存储器阵列(CSRAM)，这些在图1中没有具体图示。配置存储器阵列(CSRAM)中配置位的存储值决定了 FPGA的具体功能。
[0004]SRAM型FPGA芯片在配置前不具备任何逻辑功能，通过加载用户应用指定的配置数据进入内部的配置存储器阵列(CSRAM)来完成配置。除去FPGA中专用的逻辑模块(例如加法器、乘法器等)，FPGA中实现的数学运算和组合逻辑功能通过可编程逻辑模块(CLB)来实现。CLB可以通过配置实现常见的组合逻辑和时序逻辑功能，例如多路选择器、累加器等。现有单粒子加固FPGA中一个CLB包含4个SLICE，每个SLICE包含2个传统的四输入LUT、进位链、2个专用MUX(与LUT中MUX在版图尺寸上有差别，记为MUX2)和2个多功能寄存器。以传统的四输入LUT为例，该LUT只有四个选择端，没有数据输入端，这种结构导致配置完成后，只能通过四个选择端选择输出，因此在实现多路选择器时，一个传统LUT最大只能实现二选一的多路选择器，一个CLB最大只能实现一个16选I的多路选择器。如图2所示为现有FPGA中一个CLB实现的16选I多路选择器。
[0005]如果需要更大规模的多路选择器则需要多个CLB级联而成。所以在大规模多路选择器的应用中(例如中断设计)需要占用很多CLB资源。在非加固的FPGA中可以选择资源更多的器件，但单粒子加固的FPGA在同等资源的情况下版图面积要比非加固FPGA的版图面积要大的多，所以目前单粒子加固电路的资源都比较少，而且单粒子加固FPGA种类较少，如果要实现大规模的多路选择器则可能导致单粒子加固FPGA中的组合逻辑资源不够用。因此单粒子加固FPGA急需研究一种新的查找表(LUT)结构，能够使用较少资源实现大规模的多路选择器。
【发明内容】
[0006]本发明解决的技术问题是:克服现有技术的不足，提供一种单粒子加固FPGA的查找表电路，能够实现具有可选锁存功能的多路选择器，极大减少了单粒子加固FPGA使用中需要实现大规模多路选择器时逻辑资源的占用率。
[0007]本发明的技术解决方案是:一种单粒子加固FPGA的查找表电路，包括2斤单粒子加固静态随机存储器模块DICE、二输入多路选择器MUX和缓存BUFF，η是查找表电路选择端的级数，第m级查找表电路选择端包括2n m个二输入多路选择器MUX ;
[0008]每个单粒子加固静态随机存储器模块DICE的输入端，包括用户数据接口 IN、用户数据使能接口 0E、配置接口 R和配置选通接口 WL，在用户数据使能接口 OE使能时，DICE接收通过用户数据接口 IN写入的用户数据并输出；在配置选通接口 WL使能时，配置码流通过配置接口 R写入到DICE中并输出；每两个单粒子加固静态随机存储器模块DICE的输出作为第一级查找表电路选择端上一个MUX的输入；第一级查找表电路选择端上每两个MUX的输出作为第二级查找表电路选择端上一个MUX的输入，依次类推，第η级查找表电路选择端上MUX的输出通过缓存BUFF后向外输出；
[0009]所述每一级查找表电路选择端上MUX的选择端均连接到对应的查找表电路选择端;
[0010]所述二输入多路选择器MUX为传输门结构，η = 4、5或6，m为自然数，m e [l，n]。
[0011]所述二输入多路选择器MUX也可以选择传输管结构，此时在第2i级查找表电路选择端的MUX之后连接有缓存BUFF，用于增加前一级查找表电路选择端上MUX的输出能力，其中i为自然数，i小于等于n/2。
[0012]所述单粒子加固静态随机存储器模块DICE包括DICE SRAM、单粒子加固静态随机存储单元MEM1、第一二输入多路选择器M16和第二二输入多路选择器M17 ;第一二输入多路选择器M16的O输入端和I输入端分别与FPGA的配置接口 R和用户数据接口 IN连接，第二二输入多路选择器M17的O输入端和I输入端分别与FPGA的配置使能接口 WL和用户数据使能接口 OE连接；第一二输入多路选择器M16和第二二输入多路选择器M17的选择端均与单粒子加固静态随机存储单元MEMl连接，所述单粒子加固静态随机存储单元MEMl为经过单粒子加固的SRAM ；
[0013]所述DICE SRAM包括数据输入端口 DIN、数据使能端口 SIN和数据输出端口 0UT，通过数据输入端口 DIN和数据使能端口 SIN接收外部输入的数据，并实现存储后输出、锁存后输出或直接输出；
[0014]第一二输入多路选择器M16的输出端与DICE SRAM的DIN端连接，第二二输入多路选择器M17的输出端与DICE SRAM的SIN端连接；所述DICE SRAM的数据输出端口 OUT作为单粒子加固静态随机存储器模块DICE的输出端。
[0015]所述DICE SRAM包括NMOS管N1、缓存B6、传输门G1、单粒子加固静态随机存储单元MEM2和单粒子加固静态随机存储单元MEM3 ;单粒子加固静态随机存储单元MEM2与传输门Gl的一个数据端连接，单粒子加固静态随机存储单元MEM3与传输门Gl的正向选择端连接，传输门Gl的另一个数据端同时与缓存B6的输入端以及NMOS管NI的源极连接，缓存B6的输出端作为DICE SRAM的数据输出端口 OUT，NMOS管NI的栅极作为DICE SRAM的数据使能端口 SIN，NMOS管NI的漏极作为DICE SRAM的数据输入端口 DIN ；
[0016]所述单粒子加固静态随机存储单元MEM2和单粒子加固静态随机存储单元MEM3均为经过单粒子加固的SRAM。
[0017]所述DICE SRAM包括NMOS管N1、缓存B6、NMOS管N2、单粒子加固静态随机存储单元MEM2和单粒子加固静态随机存储单元MEM3 ;单粒子加固静态随机存储单元MEM2与NMOS管N2的漏极连接，单粒子加固静态随机存储单元MEM3与NMOS管N2的栅极连接，NMOS管N2的源极同时与缓存B6的输入端以及NMOS管NI的源极连接，缓存B6的输出端作为DICESRAM的数据输出端口 OUT，NMOS管NI的栅极作为DICE SRAM的数据使能端口 SIN，NM0S管NI的漏极作为DICE SRAM的数据输入端口 DIN ;
[0018]所述单粒子加固静态随机存储单元MEM2和单粒子加固静态随机存储单元MEM3均为经过单粒子加固的SRAM。
[0019]与现有技术相比，本发明具有如下有益效果:
[0020](I)利用本发明的查找表电路，可以实现更大规模的多路选择器，现有单粒子加固FPGA中使用一个CLB才能够实现一个16选I的多路选择器，应用本发明的LUT，一个CLB可以实现最大128选I的多路选择器；
[0021](2)同等规模的多路选择器，本发明的数据所通过的MOS管数目少，所以延时更小、功耗更低。
[0022](3)本发明中DICE模块的用户数据端口和配置数据端口复用了 DICE SRAM的DIN端口，用户数据锁存端口和配置选择端口复用了 DICE SRAM的SIN端口，与原有接口共用DICE SRAM减少了设计所需MOS管数量，节省了版图面积。
[0023](4)DICE SRAM中复用了单粒子加固静态随机存储单元MEM2、NMOS NI和缓存B6，可以使用MEM2锁存被选数据，增加被选数据的抗单粒子干扰的能力。如图6所示的DICESRAM结构形式，使得在有速度需求的多路选择器设计中可以通过设置存储单元MEM3的值为O将存储单元MEM2