1-1N16和用户数据使能接口 0E，配置接口 R1-R16和配置选通接口 WL，数据选择端S1-S4和LUT输出端LUT_OUTo INHN16、OE、R1-R16和WL分别连接到16个DICE块D1-D16上。D1-D16的输出连接到MUX M1-M8的数据输入端；M1_M8数据选择端连接到输入端S1，M1-M8的输出端连接到MUX M9-M12的数据输入端；M9_M12的数据选择端连接到输入端S2，M9-M12的数据输出端连接到BUFF B1-B4的输入端的输出端连接到MUXM13-M14的输入端，M13-M14的数据选择端连接到输入端S3 ;M13_M14的输出端连接到MUXM15的输入端，M15的数据选择端连接到输入端S4，M15输出端作为LUT输出端LUT_OUT。LUT_OUT可以输出到布线逻辑或CLB中专用的二选一多路选择器的输入端。
[0049]如图3所示，为上述LUT实现多路选择器的模块框图，其中LUT的4个输入端对应图中的S1-S4，为多路器的数据选择端；IN1-1N16为新增的16个数据输入端，来源于布线逻辑；0E为新增的数据锁存输入端，来源于布线逻辑；LUT的输出端作为多路选择器的数据输出端，可以输出数据到SLICE内部专用MUX、多功能寄存器和布线逻辑。
[0050]数据通过布线逻辑输入到IN1-1N16上，在OE为高电平的情况下，IN1-1N16数据写入到LUT中的SRAM中。同时IN1-1N16在被选择信号在S1-S4的选择选通下，连接到输出端输出。在OE为低电平时，数据输入IN1-1N16不会连接到输出端，这时输出端输出的是存储在DICE SRAM中的数据。如果不需要使用锁存功能，可以在DICE SRAM中将负责旁路的配置位MEM3(图6)设置为0，并将OE端直接连接到高电平，数据输入信号就直接和输出端连接。这时数据输入不会写入DICE SRAM中的单粒子存储单元，也就没有了数据缓存功能，但是电路的性能会提尚。
[0051]本发明可以大大减少单粒子加固FPGA使用中需要实现大规模多路选择器的电路应用中逻辑资源的占用率。传统方法中要实现16选I的多路选择器需要用一个CLB(8个LUT和7个专用二输入多路选择器)来实现。本发明通过改变LUT的结构，使得只需要使用一个LUT即可实现16选I的多路选择器。在大规模多路选择器设计中大大的节省了 CLB资源。
[0052]本发明可以实现被选数据的锁存，由于使用的是单粒子加固的存储单元，存储的数据也不易发生翻转。可以在写入数据稳定后将数据锁存输出，如果不需要锁存功能也可以通过在图6中旁路配置单元(MEM3)中写入低电平，将数据存储单元旁路掉增加电路的性能。使用LUT实现的多路选择器与现有CLB实现的多路选择器相比有着以下优点:1.本发明可以实现更大规模的多路选择器，现有单粒子加固FPGA中使用一个CLB才能够实现一个16选I的多路选择器，以本发明实施例为例，一个4输入LUT就可以实现一个16选I的多路选择器。因此结合CLB中专用的MUX，一个CLB可以实现最大128选I的多路选择器；2.同等规模的多路选择器，本发明的数据所通过的晶体管数目少，所以延时更小。3.同等规模的多路选择器，本发明的数据所通过的MOS管数目少，所以功耗更低。
[0053]本说明书中未作详细描述的内容属本领域专业技术人员的公知技术。
【主权项】
1.一种单粒子加固FPGA的查找表电路，其特征在于:包括2n个单粒子加固静态随机存储器模块DICE、二输入多路选择器MUX和缓存BUFF，n是查找表电路选择端的级数，第m级查找表电路选择端包括2n m个二输入多路选择器MUX ; 每个单粒子加固静态随机存储器模块DICE的输入端，包括用户数据接口 IN、用户数据使能接口 0E、配置接口 R和配置选通接口 WL，在用户数据使能接口 0E使能时，DICE接收通过用户数据接口 IN写入的用户数据并输出；在配置选通接口 WL使能时，配置码流通过配置接口 R写入到DICE中并输出；每两个单粒子加固静态随机存储器模块DICE的输出作为第一级查找表电路选择端上一个MUX的输入；第一级查找表电路选择端上每两个MUX的输出作为第二级查找表电路选择端上一个MUX的输入，依次类推，第η级查找表电路选择端上MUX的输出通过缓存BUFF后向外输出； 所述每一级查找表电路选择端上MUX的选择端均连接到对应的查找表电路选择端； 所述二输入多路选择器MUX为传输门结构，η = 4、5或6，m为自然数，m e [1，η]。2.根据权利要求1所述的一种单粒子加固FPGA的查找表电路，其特征在于:所述二输入多路选择器MUX也可以选择传输管结构，此时在第2i级查找表电路选择端的MUX之后连接有缓存BUFF，用于增加前一级查找表电路选择端上MUX的输出能力，其中i为自然数，i小于等于n/2。3.根据权利要求1所述的一种单粒子加固FPGA的查找表电路，其特征在于:所述单粒子加固静态随机存储器模块DICE包括DICE SRAM、单粒子加固静态随机存储单元MEM1、第一二输入多路选择器M16和第二二输入多路选择器M17 ;第一二输入多路选择器M16的0输入端和1输入端分别与FPGA的配置接口 R和用户数据接口 IN连接，第二二输入多路选择器M17的0输入端和1输入端分别与FPGA的配置使能接口 WL和用户数据使能接口 0E连接；第一二输入多路选择器M16和第二二输入多路选择器M17的选择端均与单粒子加固静态随机存储单元MEM1连接，所述单粒子加固静态随机存储单元MEM1为经过单粒子加固的SRAM ； 所述DICE SRAM包括数据输入端口 DIN、数据使能端口 SIN和数据输出端口 OUT，通过数据输入端口 DIN和数据使能端口 SIN接收外部输入的数据，并实现存储后输出、锁存后输出或直接输出； 第一二输入多路选择器M16的输出端与DICE SRAM的DIN端连接，第二二输入多路选择器M17的输出端与DICE SRAM的SIN端连接；所述DICE SRAM的数据输出端口 OUT作为单粒子加固静态随机存储器模块DICE的输出端。4.根据权利要求3所述的一种单粒子加固FPGA的查找表电路，其特征在于:所述DICESRAM包括NM0S管N1、缓存B6、传输门G1、单粒子加固静态随机存储单元MEM2和单粒子加固静态随机存储单元MEM3 ;单粒子加固静态随机存储单元MEM2与传输门G1的一个数据端连接，单粒子加固静态随机存储单元MEM3与传输门G1的正向选择端连接，传输门G1的另一个数据端同时与缓存B6的输入端以及NM0S管N1的源极连接，缓存B6的输出端作为DICESRAM的数据输出端口 0UT，NM0S管N1的栅极作为DICE SRAM的数据使能端口 SIN，NM0S管N1的漏极作为DICE SRAM的数据输入端口 DIN ; 所述单粒子加固静态随机存储单元MEM2和单粒子加固静态随机存储单元MEM3均为经过单粒子加固的SRAM。5.根据权利要求3所述的一种单粒子加固FPGA的查找表电路，其特征在于:所述DICESRAM包括NMOS管N1、缓存B6、NM0S管N2、单粒子加固静态随机存储单元MEM2和单粒子加固静态随机存储单元MEM3 ;单粒子加固静态随机存储单元MEM2与NMOS管N2的漏极连接，单粒子加固静态随机存储单元MEM3与NMOS管N2的栅极连接，NMOS管N2的源极同时与缓存B6的输入端以及NMOS管N1的源极连接，缓存B6的输出端作为DICE SRAM的数据输出端口 OUT，NMOS管N1的栅极作为DICE SRAM的数据使能端口 SIN，NM0S管N1的漏极作为DICE SRAM的数据输入端口 DIN ； 所述单粒子加固静态随机存储单元MEM2和单粒子加固静态随机存储单元MEM3均为经过单粒子加固的SRAM。
【专利摘要】本发明提出了一种单粒子加固FPGA的查找表电路，包括单粒子加固静态随机存储器模块DICE、二输入多路选择器MUX和缓存BUFF。可以实现具有可选锁存功能的多路选择器。通过配置相应的存储单元，该LUT可以用来实现一个具有锁存功能的多路选择器、不带锁存的多路选择器和正常的查找表。本发明在实现具有可选锁存功能的多路选择器时，能够极大减少单粒子加固FPGA使用中需要实现大规模多路选择器时逻辑资源的占用率，为单粒子加固FPGA用户在逻辑设计中实现大规模的多路选择器提供了更优的一种选择。
【IPC分类】H03K19/177
【公开号】CN105356875
【申请号】CN201510616844
【发明人】赵元富, 方新嘉, 陈雷, 李学武, 张彦龙, 王浩弛, 邓先坤, 林彦君, 孙雷, 于晓华
【申请人】北京时代民芯科技有限公司, 北京微电子技术研究所
【公开日】2016年2月24日
【申请日】2015年9月24日