基于忆阻器的逻辑门电路的制作方法
【技术领域】
[0001] 本发明属于数字电路技术领域，更具体地，涉及三种基于忆阻器的逻辑门电路。
【背景技术】
[0002] 忆阻是美国加利福尼亚大学伯克利分校的科学家蔡少堂于1971年提出的，蔡少 堂教授从对称性角度预言提出，除电容、电感和电阻外，电子电路还应存在第四种基本元 件一忆阻。蔡少棠指出，电压V、电流i、电荷q和磁通量9，这4个基本电路变量之间应该存 在六种数学关系：电流定义为电荷关于时间的导数i(t) =dq(t)/dt;电压是磁通量关于时 间的导数νω= 电阻定义为电压随着电流的变化率R=dv/di;电容定义为电荷随着 电压的变化率C=dq/dv;电感定义为磁通量随着电流的变化率/〃ckPAl/。还有一个问题是 缺少了一种能够将电荷q与磁通量关联起来的电路元件，而这种元件即由电荷q和磁通量 V之间的关系来定义，蔡少棠将该元件命名为忆阻=#/%。
[0003] 美国惠普实验室的斯坦·威廉斯和其同事在进行极小型电路实验时制造出忆阻的 实物，其成果发表在2008年5月的《nature》杂志上。忆阻的发现足以媲美100年前发明 的三极管，其任何一项产业化应用都可能带来新一轮的产业革命。中国科技部2010年4月 13日在其官方网站上指出："美国惠普实验室科学家2010年4月8日在《自然》杂志上撰 文表示，他们在忆阻提供上取得重大突破，发现忆阻器可进行布尔逻辑运算，用于数据处理 和存储应用"。
[0004] 现有逻辑门电路主要是基于CMOS的门电路，这种逻辑电路由于M0S管本身工艺与 尺寸的问题，面临很多重要瓶颈问题的挑战，包括集成度低，功耗较高，可靠性较差等问题。 而现有基于忆阻的蕴含逻辑电路设计，本身具有操作复杂，需要忆阻数目较多的缺陷。
【发明内容】
[0005] 针对现有技术的缺陷，本发明的目的在于提供一种基于忆阻器的逻辑门电路，旨 在利用忆阻器逻辑电路解决现有基于CMOS门电路集成度低，功耗高以及可靠性差的问题。 同时，优化现有基于忆阻器的蕴含逻辑电路设计，达到减少忆阻器数目、简化操作步骤的目 的。
[0006] 本发明提供了一种基于忆阻器的非门逻辑电路，包括：第一多路选择器S1，第二 多路选择器S2,第一电阻R1，第一忆阻器Ml和第一接地开关Sel1 ;所述第一多路选择器 S1的选通端具有电源Vdd与悬空floating两路；所述第一电阻R1的一端与所述第一多路 选择器S1的控制端相连，所述第一电阻R1的另一端、所述第一忆阻器Ml的一端均与所述 第一接地开关Sel1相连，并且作为所述非门逻辑电路的输出端；所述第一忆阻器Ml的另 一端连接至所述第二多路选择器S2的控制端；所述第二多路选择器S2的选通端具有A与 接地Gnd两路，其中A作为所述非门逻辑电路的输入端。
[0007] 更进一步地，所述第一忆阻器Ml可以为存储器RRAM、相变存储器PRAM、铁电存储 器FRAM或磁存储器MRAM;所述第一忆阻器Ml具有高阻与低阻两种状态，当忆阻器两端电 压大于阈值+1时，忆阻器呈现低阻状态，当忆阻器两端电压小于阈值-vt时，忆阻器呈现高 阻状态。
[0008] 更进一步地，工作时，当非门逻辑电路处于导入输入A状态时，所述第一多路选择 器S1选通悬空floating路；所述第二多路选择器S2选通A路，若输入逻辑" 1"，所述第二 多路选择器S2的A路输出电压+V。;若输入逻辑"0"，所述第二多路选择器S2的A路输出 电压-V。;第一接地开关Sel1导通；当非门逻辑电路处于运算结果状态时，所述第一多路 选择器S1选通Vdd路；所述第二多路选择器S2处于接地Gnd状态；所述第一接地开关Sel 1处于关断状态；其中，V。大于阈值Vt，所述Vdd小于所述阈值Vt。
[0009]本发明还提供了一种基于忆阻器的与非门逻辑电路，具有两个输入端和一个输出 端，所述与非门逻辑电路包括第三多路选择器S3,第四多路选择器S4,第五多路选择器S5， 第二电阻R2,第二忆阻器M2,第三忆阻器M3,第二接地开关Sel2和第三接地开关Sel3; 所述第三多路选择器S3的选通端具有电源Vdd与悬空floating两路；所述第三多路选择 器S3的控制端与所述第二电阻R2的一端连接；所述第二电阻R2的另一端和第三忆阻器M3 的另一端均与所述第三接地开关Sel3相连，并作为所述与非门逻辑电路的输出端；所述 第二忆阻器M2的一端与第四多路选择器S4的控制端相连，所述第二忆阻器M2的另一端、 第三忆阻器M3的一端均与所述第二接地开关Sel2相连，第三忆阻器M3的一端还与第五 多路选择器S5的控制端连接；所述第四多路选择器S4的选通端具有A与floating两路， 其中A作为所述与非门逻辑电路的第一输入端；所述第三忆阻器M3的一端与所述第五多路 选择器S5相连，所述第五多路选择器S5具有B，Gnd和floating三路，其中B作为所述与 非门逻辑电路的第二输入端。
[0010] 更进一步地，第二忆阻器M2和第三忆阻器M3可以为存储器RRAM、相变存储器 PRAM、铁电存储器FRAM或磁存储器MRAM;忆阻器具有两种高阻与低阻两种状态，忆阻器两 端电压大于阈值+1时，忆阻器呈现低阻状态，当忆阻器两端电压小于阈值-V,时，忆阻器呈 现高阻状态。
[0011] 更进一步地，工作时，当与非门逻辑电路处于导入输入状态时，所述第三多路选择 器S3选通floating路；当与非门逻辑电路处于运算结果状态时，所述第三多路选择器S3 选通Vdd路；所述Vdd小于阈值-Vt;当与非门逻辑电路处于导入第一信号输入端A状态时， 所述第四多路选择器S4选通A路，若输入逻辑"1"，所述第四多路选择器S4的A路输出电 压+V。（大于权利要求5所述忆阻阈值Vt)，若输入逻辑"0"，此时所述第四多路选择器S5的 A路输出电压-VJ小于权利要求5所述忆阻阈值-Vt);当与非门逻辑电路处于导入第二信 号输入端B状态时，所述第四多路选择器S4选通悬空floating路；当与非门逻辑电路处于 运算结果状态时，所述第四多路选择器S4选通悬空floating路；当与非门逻辑电路处于导 入第二信号输入端B状态时，所述第五多路选择器选通端置于B路，若输入逻辑" 1"，此时 所述第五多路选择S5的B路输出电压+V。（大于权利要求5所述忆阻阈值Vt)，若输入逻辑 "0"，此时所述第五多路选择器S5的B路输出电压-V。（小于权利要求5所述忆阻阈值-Vt); 当与非门逻辑电路处于导入输入状态第一信号输入端A状态时，所述第五多路选择器S5选 通端置于floating;当电路处于运算结果状态时，所述第五多路选择器S5选通端置于Gnd; 当与非门逻辑电路处于导入第一信号输入A状态时，所述第二接地开关Sel2导通，所述第 三接地开关Sel3关断；当与非门逻辑电路处于导入第二信号输入B状态时，所述第二接地 开关Sel2关断，所述第三节点开关Sel3导通；当与非门逻辑电路处于运算结果状态时， 所述第二接地开关Sel2与第三接地开关Sel3均处于关断状态。
[0012] 本发明还提供了一种基于忆阻器的或非门逻辑电路，其特征在于，具有两个输入 端和一个输出端，所述或非门逻辑电路包括第六多路选择器S6,第七多路选择器S7,第八 多路选择器S8,第三电阻R3,第四忆阻器M4,第五忆阻器M5,第四接地开关Sel4 ;所述第 六多路选择器S6的选通端具有电源Vdd与悬空floating两路；所述第三电阻R3的一端与 所述第六多路选择器S6的控制端相连，所述第三电阻的R3的另一端同时与第四接地开关 S4,第四忆阻器M4的另一端和第五忆阻器M5的另一端同时相连，并且作为所述或非门逻辑 电路的输出端；所述第四忆阻器M4的一端与所述第七多路选择器S7的控制端相连，所述第 五忆阻器M5的一端与所述第八多路选择器S8的控制端相连；所述第七多路选择器S7的选 通端具有Gnd，A，floating三路，其中A作为所述或非门逻辑电路的第一信号输入端；所述 第八多路选择器S8的选通端具有Gnd，B，floating三路，其中B作为所述或非门逻辑电路 的第二信号输入端。
[0013] 更进一步地，所述第四忆阻器M4和第五忆阻器M5为存储器RRAM、相变存储器 PRAM、铁电存储器FRAM或磁存储器MRAM;忆阻器具有两种高阻与低阻两种状态，忆阻器两 端电压大于阈值+1时，忆阻器呈现低阻状态，当忆阻器两端电压小于阈值-V,时，忆阻器呈 现高阻状态。
[0014] 更进一步地，工作时，当所述或非门逻辑电路处于导入输入状态时，所述第