钟连接DLLDCC延迟链的输入端和DLL鉴相器的第一输入端;DLLDCC延迟链的输出端连接时钟传输电路的输入端和DLL反馈电路的输入端;DLL反馈电路的输出端连接DLL鉴相器的第二输入端;DLL鉴相器的输出端通过DLLDCC控制器连接DLLDCC延迟链；占空比检测电路的输入端连接时钟传输电路的输出端，占空比检测电路的输出端连接DLLDCC控制器。
[0030]原理:DLLDCC的输入时钟经过DLLDCC延迟链后产生DLLDCC输出时钟，DLLDCC输出时钟经过DLL反馈电路后产生反馈时钟，反馈时钟与输入时钟均输入至DLL鉴相器。DLL鉴相器对输入时钟和反馈时钟进行抽样、比较，并将比较结果输出给DLLDCC控制器。DLLDCC输出时钟还经过时钟传输电路输出最终的输出时钟，最终的输出时钟经过占空比检测电路后得到代表时钟占空比是否大于50 %的DCC检测信号，DCC检测信号也输出给DLLDCC控制器。DLLDCC控制器受DLL鉴相信号和DCC检测信号的控制，调整DLLDCC延迟链的延时，使反馈时钟与输入时钟的相位对齐的同时调整输出时钟的占空比，从而实现时钟的同步功能并保证输出时钟占空比为50%。
[0031]优点:DLLDCC电路可同时实现时钟同步和占空比矫正的功能，大大简化了原来的电路，并保证了最终输出时钟占空比为50%。
[0032]DLLDCC控制器和DLLDCC延迟链
[0033]本发明利用了分别控制延迟链中时钟上升沿延时时间和下降沿延时时间的方法，达到同时实现DLL和DCC功能的目的，所用DLLDCC控制器和DLLDCC延迟链如图4所示。
[0034]DLLDCC控制器由状态机、滤波器、上升沿地址移位控制器和下降沿地址移位控制器组成，DLLDCC延迟链由DLLDCC上升沿迟链、DLLDCC下降延迟链和沿触发电路组成。
[0035]状态机的输入端连接DLL鉴相器输出的DLL鉴相信号;状态机的输出端通过滤波器连接上升沿地址移位控制器的输入端和下降沿地址移位控制器的一个输入端;下降沿地址移位控制器的另一输入端连接占空比检测电路的输出端输出的DCC检测信号；上升沿地址移位控制器的输出端和下降沿地址移位控制器的输出端分别连接DLLDCC上升延迟链和DLLDCC下降延迟链;DLLDCC上升沿迟链的输入端和DLLDCC下降延迟链的输入端均连接输入时钟，DLLDCC上升沿迟链的输出端和DLLDCC下降延迟链的输出端连接沿触发电路的输入端，沿触发电路的输出端输出DLLDCC输出时钟。
[0036]DLL鉴相器输出信号作为DLLDCC控制器输入信号，用其来触发状态机，产生上升或下降信号，输入滤波器进行环路带宽及稳定性的调整，再通过上升沿地址移位控制器来调整DLLDCC上升延时链来决定输入时钟上升沿的延时时间。下降沿地址移位寄存器除了受DLL鉴相信号经过状态机和滤波器的控制外，同时还受DCC检测信号控制，产生DLLDCC下降沿控制信号，通过调整DLLDCC下降延迟链来决定输入时钟下降沿的延时时间。
[0037]当电路调整至稳态时，其工作时序如图5所示，输入时钟通过DLLDCC上升延迟链，产生时间为tdl I的上升沿延时，输出时钟信号LNR，使反馈时钟与输入时钟的上升沿对齐，从而得到与输入时钟具有特定延时要求的输出时钟，实现同步的功能。同时，DLLDCC下降延迟链受DLLDCC下降沿控制信号的控制，使输入时钟通过DLLDCC下降延迟链，产生时间为tdll+tdcc的下降沿延时，输出时钟信号LNF，在实现输入时钟和输出时钟同步功能的基础上，通过占空比检测保证时间tdcc为输入时钟的半个周期。这样，时钟信号LNR和LNF经过沿触发电路后，即可产生占空比为50%的同步DLLDCC输出时钟。
[0038]请参阅图6所示，本发明在无时钟传输电路的情况下依然适用，占空比检测电路直接检测DLLDCC延迟链输出的最终输出时钟。
【主权项】
1.一种同时实现占空比矫正和延迟锁相的延迟锁相环电路，其特征在于，包括DLLDCC延迟链、DLLDCC控制器、DLL鉴相器、占空比检测电路和DLL反馈电路;输入时钟连接DLLDCC延迟链的输入端和DLL鉴相器的第一输入端;DLL反馈电路的输入端连接DLLDCC延迟链输出的输出时钟;DLL反馈电路的输出端连接DLL鉴相器的第二输入端;DLL鉴相器的输出端通过DLLDCC控制器连接DLLDCC延迟链；占空比检测电路的输入端连接一种同时实现占空比矫正和延迟锁相的延迟锁相环电路的最终输出时钟，占空比检测电路的输出端连接DLLDCC控制器。2.根据权利要求1所述的一种同时实现占空比矫正和延迟锁相的延迟锁相环电路，其特征在于，所述最终输出时钟为DLLDCC延迟链直接输出的输出时钟。3.根据权利要求1所述的一种同时实现占空比矫正和延迟锁相的延迟锁相环电路，其特征在于，所述最终输出时钟为DLLDCC延迟链直接输出的输出时钟经时钟传输路径后的输出时钟。4.根据权利要求1所述的一种同时实现占空比矫正和延迟锁相的延迟锁相环电路，其特征在于，DLLDCC控制器包括状态机、滤波器、上升沿地址移位控制器和下降沿地址移位控制器组成，DLLDCC延迟链包括DLLDCC上升沿迟链、DLLDCC下降延迟链和沿触发电路;状态机的输入端连接DLL鉴相器输出的DLL鉴相信号;状态机的输出端通过滤波器连接上升沿地址移位控制器的输入端和下降沿地址移位控制器的一个输入端;下降沿地址移位控制器的另一输入端连接占空比检测电路的输出端输出的DCC检测信号；上升沿地址移位控制器的输出端和下降沿地址移位控制器的输出端分别连接DLLDCC上升延迟链和DLLDCC下降延迟链；DLLDCC上升沿迟链的输入端和DLLDCC下降延迟链的输入端均连接输入时钟，DLLDCC上升沿迟链的输出端和DLLDCC下降延迟链的输出端连接沿触发电路的输入端，沿触发电路的输出端输出DLLDCC输出时钟。5.根据权利要求4所述的一种同时实现占空比矫正和延迟锁相的延迟锁相环电路，其特征在于，DLL鉴相器输出信号作为DLLDCC控制器输入信号，用其来触发状态机，产生上升或下降信号，输入滤波器进行环路带宽及稳定性的调整，再通过上升沿地址移位控制器调整DLLDCC上升延时链来决定输入时钟上升沿的延时时间；下降沿地址移位寄存器受DLL鉴相信号经过状态机和滤波器的控制外，同时还受DCC检测信号控制，产生DLLDCC下降沿控制信号，通过调整DLLDCC下降延迟链来决定输入时钟下降沿的延时时间。6.根据权利要求4所述的一种同时实现占空比矫正和延迟锁相的延迟锁相环电路，其特征在于，输入时钟通过DLLDCC上升延迟链，产生时间为tdl I的上升沿延时，输出时钟信号LNR，使反馈时钟与输入时钟的上升沿对齐；同时，DLLDCC下降延迟链受DLLDCC下降沿控制信号的控制，使输入时钟通过DLLDCC下降延迟链，产生时间为tdll+tdcc的下降沿延时，输出时钟信号LNF;时钟信号LNR和LNF经过沿触发电路后，产生占空比为50 %的同步DLLDCC输出时钟;其中，tdcc为输入时钟的半个周期。
【专利摘要】本发明公开一种同时实现占空比矫正和延迟锁相的延迟锁相环电路，包括DLLDCC延迟链、DLLDCC控制器、DLL鉴相器、占空比检测电路和DLL反馈电路；输入时钟连接DLLDCC延迟链的输入端和DLL鉴相器的第一输入端；DLL反馈电路的输入端连接DLLDCC延迟链输出的输出时钟；DLL反馈电路的输出端连接DLL鉴相器的第二输入端；DLL鉴相器的输出端通过DLLDCC控制器连接DLLDCC延迟链；占空比检测电路的输入端连接最终输出时钟，占空比检测电路的输出端连接DLLDCC控制器。本发明在传统DLL电路结构的基础上进行了改进，使其同时实现DLL和DCC功能，大大的简化了DLL和DCC电路，并能保证最终输出时钟的占空比为50％。
【IPC分类】H03L7/083
【公开号】CN105610433
【申请号】CN201610107830
【发明人】郭晓锋
【申请人】西安紫光国芯半导体有限公司
【公开日】2016年5月25日
【申请日】2016年2月26日