输出端与所述可变电容CHl的一端相接。
[0024]本实施例中，所述差分放大电路3包括变压器Tl，所述变压器Tl的原边的一端与所述可变电容CHl的另一端相接，变压器Tl的原边的另一端接地。
[0025]本实施例中，所述双向限幅滤波电路4包括电容Cl、电容C2以及反向并联的二极管Dl和二极管D2，所述反向并联的二极管Dl和二极管D2的一端分两路，一路与所述变压器Tl的副边的一端相接，另一路与电容Cl的一端相接；所述反向并联的二极管Dl和二极管D2的另一端分两路，一路与所述变压器Tl的副边的另一端相接，另一路与电容C2的一端相接。
[0026]本实施例中，所述第一阻抗匹配电路5包括电阻Rl和电阻R2，所述电阻Rl和所述电阻R2的连接端分两路，一路与所述电容Cl的另一端相接，另一路为所述第一阻抗匹配电路5的信号输出端；电阻Rl的另一端接VCC电源输出端，电阻R2的另一端接地；
[0027]所述第二阻抗匹配电路6包括电阻R3和电阻R4，所述电阻R3和所述电阻R4的连接端分两路，一路与所述电容C2的另一端相接，另一路为所述第二阻抗匹配电路6的信号输出端；电阻R3的另一端接VCC电源输出端，电阻R4的另一端接地。
[0028]本实施例中，所述控制芯片Ul包括FPGA，所述FPGA的CLKO管脚与所述第一阻抗匹配电路5的信号输出端相接，所述FPGA的CLKl管脚与所述第二阻抗匹配电路6的信号输出?而相接。
[0029]实际使用中，控制芯片Ul还可以是CPLD ;信号源I为输出零偏置正弦信号的高稳信号源。
[0030]本实用新型使用时，信号源I提供一定频段的正弦频率信号送入功率衰减电路2的输入端，功率衰减电路2中的型功率衰减器由可变电阻RB1、可变电阻RB2和可变电阻RB3组成，阻值可变电阻RB1、阻值可变电阻RB2或阻值可变电阻RB3改变特性阻抗进行功率衰减，π型功率衰减器输出端通过可变电容CHl滤波去噪隔直通交，并传送到差分放大电路3中将单端低电压信号输入变换为差分信号输出，输出的两路电压放大信号经过双向限幅滤波电路4中反向并联的二极管Dl和二极管D2限幅后，一路经过电容Cl滤波去噪送入到第一阻抗匹配电路5中阻抗匹配，另一路经过电容C2滤波去噪送入到第二阻抗匹配电路6中阻抗匹配，第一阻抗匹配电路5和第二阻抗匹配电路6输出的同幅反相的两路共模电压信号送入到控制芯片Ul中提供抗干扰高速时钟电路，使用效果好。
[0031]以上所述，仅是本实用新型的较佳实施例，并非对本实用新型作任何限制，凡是根据本实用新型技术实质对以上实施例所作的任何简单修改、变更以及等效结构变化，均仍属于本实用新型技术方案的保护范围内。
【主权项】
1.一种高速抗干扰时钟电路，其特征在于:包括控制芯片Ul以及依次连接的用于设置不同频段信号的信号源(I)、用于对所述信号源(I)输出的功率调节且阻抗匹配的功率衰减电路(2)、用于将所述功率衰减电路(2)输出的单端电压信号转换为差分信号并放大的差分放大电路(3)和用于分别对所述差分放大电路(3)输出的差分电压信号限幅去噪的双向限幅滤波电路(4)，所述双向限幅滤波电路(4)的第一输出端接有第一阻抗匹配电路(5)，所述双向限幅滤波电路(4)的第二输出端接有第二阻抗匹配电路(6)，所述第一阻抗匹配电路(5)的输出端和所述第二阻抗匹配电路(6)的输出端均与所述控制芯片Ul相接。
2.按照权利要求1所述的一种高速抗干扰时钟电路，其特征在于:所述功率衰减电路(2)包括可变电容CHl和型功率衰减器，所述型功率衰减器的输入端与所述信号源(I)的输出端相接，π型功率衰减器的输出端与所述可变电容CHl的一端相接。
3.按照权利要求2所述的一种高速抗干扰时钟电路，其特征在于:所述差分放大电路(3)包括变压器Tl，所述变压器Tl的原边的一端与所述可变电容CHl的另一端相接，变压器Tl的原边的另一端接地。
4.按照权利要求3所述的一种高速抗干扰时钟电路，其特征在于:所述双向限幅滤波电路(4)包括电容Cl、电容C2以及反向并联的二极管Dl和二极管D2，所述反向并联的二极管Dl和二极管D2的一端分两路，一路与所述变压器Tl的副边的一端相接，另一路与电容Cl的一端相接；所述反向并联的二极管Dl和二极管D2的另一端分两路，一路与所述变压器Tl的副边的另一端相接，另一路与电容C2的一端相接。
5.按照权利要求4所述的一种高速抗干扰时钟电路，其特征在于:所述第一阻抗匹配电路(5)包括电阻Rl和电阻R2，所述电阻Rl和所述电阻R2的连接端分两路，一路与所述电容Cl的另一端相接，另一路为所述第一阻抗匹配电路(5)的信号输出端；电阻Rl的另一端接VCC电源输出端，电阻R2的另一端接地； 所述第二阻抗匹配电路(6)包括电阻R3和电阻R4，所述电阻R3和所述电阻R4的连接端分两路，一路与所述电容C2的另一端相接，另一路为所述第二阻抗匹配电路(6)的信号输出端；电阻R3的另一端接VCC电源输出端，电阻R4的另一端接地。
6.按照权利要求5所述的一种高速抗干扰时钟电路，其特征在于:所述控制芯片Ul包括FPGA，所述FPGA的CLKO管脚与所述第一阻抗匹配电路(5)的信号输出端相接，所述FPGA的CLKl管脚与所述第二阻抗匹配电路(6)的信号输出端相接。
【专利摘要】本实用新型公开了一种高速抗干扰时钟电路，包括控制芯片U1以及依次连接的用于设置不同频段信号的信号源、用于对所述信号源输出的功率调节且阻抗匹配的功率衰减电路、用于将所述功率衰减电路输出的单端电压信号转换为差分信号并放大的差分放大电路和用于分别对所述差分放大电路输出的差分电压信号限幅去噪的双向限幅滤波电路，双向限幅滤波电路的第一输出端接有第一阻抗匹配电路，双向限幅滤波电路的第二输出端接有第二阻抗匹配电路，第一阻抗匹配电路的输出端和第二阻抗匹配电路的输出端均与所述控制芯片U1相接，本实用新型设计新颖，结构简单，采用可调电阻组成的π型功率衰减器适应信号源输出的不同频段信号，抗干扰性强，实用性强。
【IPC分类】H03K3-013, H03H7-38
【公开号】CN204597912
【申请号】CN201520364721
【发明人】张彦, 刘军峰, 马婷
【申请人】西安空间无线电技术研究所, 西安科技大学
【公开日】2015年8月26日
【申请日】2015年5月30日