专利名称：异步传输模式主设备对接装置的制作方法
技术领域：
本发明涉及数据通信领域中的异步传输模式(Asynchronous Transfer Mode，简称ATM)技术，具体地说，涉及UTOPIA第一级标准主设备与UTOPIA第二级标准主设备之间进行ATM信元传输的装置。
ATM通用测试与操作物理层接口(Universal Test & Operations PHY Interface forATM，简称UTOPIA)是一种完成ATM层设备和物理层(physical device，简称PHY)设备之间信元传送的接口，在ATM技术中占有重要的地位。ATM论坛定义了UTOPIA第一级标准(UTOPIA Level 1，简称UTOPIA1)、UTOPIA第二级标准(UTOPIA Level2，简称UTOPIA2)以及更高层次的标准，典型的UTOPIA1定义了8位25MHz的接口，典型的UTOPIA2定义了16位50MHz、支持多物理层设备的接口。UTOPIA接口是一种非对称接口，一般将ATM层设备称为UTOPIA主设备，物理层设备称为UTOPIA从设备。
从设备通过“发送信元有效”和“接收信元有效”信号通知主设备信元的收发状态，主设备则通过主动发送时钟信号、收发使能信号来发起信元的收发过程。UTOPIA同一级别的主设备与从设备信号相互匹配，可以直接对接；如果两个设备不满足信号相互匹配的条件，要想实现信元传送，往往需要某种中间装置实现对接。
实现信元传送的常用装置有(1)UTOPIA1从设备到UTOPIA2从设备之间的信元传送装置，两组从设备可使用公共时钟，信元无需进行缓存，实现起来相对比较容易；(2)单个UTOPIA2主设备到多个UTOPIA1从设备的分接和复接装置，例如IDT公司的芯片IDT77310就属于此类设备；(3)多个UTOPIA1主设备连接单个UTOPIA2从设备的分接和复接装置，如申请号为98119980的中国专利《异步传送模式系统》就属于这一类，该系统采用比较常用的方法，其数据通路使用先进先出(First In First Out)结构，对UTOPIA1到UTOPIA2方向的多个UTOPIA1通路的数据进行8到16位的转换和复合，然后交给UTOPIA2接口的从设备发送，从UTOPIA2到UTOPIA1方向则根据信元中的虚拟通路VPI(Virtual Path Identifier)值来选择UTOPIA1信元的走向。
对于两个主设备来说，由于它们各有各的一套时钟信号和收发使能信号，相互之间的信号不匹配，因此不能实现直接对接。但很多场合却迫切需要主设备的对接，比如在只有UTOPIA1主设备接口的ATM层处理器和具有UTOPIA2主设备接口的交换网间传送ATM信元的情况。为了实现主设备和主设备间的信元传送，需要在主设备和主设备之间加入一个对接装置，构建一个信元传送的桥梁。一般来说，对UTOPIA1-UTOPIA2主设备间的对接比UTOPIA1-UTOPIA1主设备间的对接需求较多，而后者在实现方法上是前者的一个子集，所以UTOPIA1-UTOPIA2主设备的对接装置是一种连接UTOPIA主设备的典型实用装置。
美国摩托罗拉(Motorola)公司在推出其带ATM分段和会聚层(Segmentation &Reassembly，简称SAR)的处理器MPC860时，曾经提供了一份材料，是关于一种典型的主设备对接装置的，其题目为“Double Slave，A double sided UTOPIA bridge，emulating a physical device(PHY).Assisting an ATM Switch to use a secondary ATMlayer device as a co-processor，”主要是说建立相当于两个从设备的UTOPIA桥，使得ATM交换网可以附加使用别的ATM层设备作为其协处理器，它是一种UTOPIA2主设备连接UTOPIA1主设备的典型装置，该装置采用Altera公司可编程器件FLEX10K30，使用其内置存储器做为信元的存储空间，并支持UTOPIA1端自环，但其UTOPIA2端只有8位位宽和25MHz时钟，没有涉及由于16位位宽和50MHz时钟引起的一些技术难点，且设计不够简洁。
还有一种采用增强型可编程逻辑器件(Enhanced Programmable Logical Device，简称EPLD)加双片外部FIFO作为主设备对接装置的，其控制器和数据通路分立，不具有UTOPIA1端信元的自环功能，给UTOPIA1主设备的调试和故障诊断带来困难，而且成本较高，占用系统体积较大。
本发明的目的在于提供一种异步传输模式主设备对接装置，既可以完成主设备的对接，又支持UTOPIA1端的信元自环功能，克服了现有技术的一些缺点，而且装置简洁可靠，容易实现，能节约成本。
为了达到上述目的，本发明所述主设备对接装置包括UTOPIA2端到UTOPIA1端的数据通道，接收UTOPIA2主设备发送端发出的数据，并将此数据转换后发送给UTOPIA1主设备接收端；UTOPIA1端到UTOPIA2端的数据通道，接收UTOPIA1主设备发送端发出的数据，并将此数据转换后发送给UTOPIA2主设备接收端；UTOPIA1端自环数据通道，接收UTOPIA1主设备发送端发出的数据，并将此数据存储转发给UTOPIA1主设备接收端；管理UTOPIA1端发送的状态机，与UTOPIA1主设备发送端的信号匹配控制所述主设备对接装置的内部工作状态；管理UTOPIA1端接收的状态机，与UTOPIA1主设备接收端的信号匹配控制所述主设备对接装置的内部工作状态；管理UTOPIA2端发送的状态机，与UTOPIA2主设备发送端的信号匹配控制所述主设备对接装置的内部工作状态；和管理UTOPIA2端接收的状态机，与UTOPIA2主设备接收端的信号匹配控制所述主设备对接装置的内部工作状态；所述4个状态机之间相互关联，对3个数据通道实现准确控制，有效地完成UTOPIA1主设备和UTOPIA2主设备的对接功能。
所述主设备对接装置可以采用一个带内置存储器的可编程器件作为载体，将所有的数据通路和控制逻辑集成在这个可编程器件内，形成单片结构。
下面结合附图和实施例，对本发明进行进一步地详细说明。
图1是本发明所述对接装置10在ATM系统中的位置示意图。
图2是本发明所述对接装置10的结构示意图。
图3是控制数据通道101的状态机状态转移图。
图4是控制数据通道102的状态机状态转移图。
图5是控制自环数据通道103的状态机状态转移图。
图6是本发明所述对接装置10中三个数据通道的示意图。
图7是本发明所述对接装置10在ATM系统中的一个应用实例。
UTOPIA标准有信元级和字节级两种握手方式，当前设备一般都使用信元级握手方式，因此本发明是根据信元级握手方式来设计的。
图1给出了本发明所述主设备对接装置10在ATM系统中所处的位置。可以看到，主设备对接装置10一端作为UTOPIA2从设备接入到UTOPIA2总线上与UTOPIA2主设备对接，另一端作为UTOPIA1从设备与UTOPIA1主设备对接，这样将UTOPIA2主设备和UTOPIA1主设备对接起来。
如图2所示，本发明所述UTOPIA1-UTOPIA2主设备对接装置包括UTOPIA2端到UTOPIA1端的数据通道101、UTOPIA1端到UTOPIA2端的数据通道102、UTOPIA1端自环数据通道103三个数据通道，四个状态机管理UTOPIA1端发送的状态机104、管理UTOPIA1端接收的状态机105、管理UTOPIA2端发送的状态机106和管理UTOPIA2端接收的状态机107。对三个数据通道的控制是通过四个相互关联的状态机来实现的，状态机106和状态机105控制数据通道101；状态机104和状态机107控制数据通道102；状态机104和状态机105控制数据通道103。
由于控制每个数据通道的两个状态机的时钟分别与对应的该数据通道端的主设备时钟相同，而这两个主设备的时钟可能不同步，因而对应状态机的时钟也就不同步，容易出现一个状态机所采集到的状态是另一个状态机的不稳定状态的情况，为避免这种状态误采，可以采用两次确认的办法；也可以采用将状态用本状态机时钟锁定为单一的信号线，再交给另一个状态机来采集的方法。举例来说，假设状态机104是由一组D触发器<D0，D1，D2>协作表示的，状态104S是它的一个状态，具体取值为<1，0，1>，状态机107要判断状态机104是否处于104S状态，以判断下一步状态转移。“两次确认”的方法的判断标准是，“如果状态机107的前一时钟和当前时钟上沿都满足<D0，D1，D2>＝<1，0，1>，那么状态机107认为状态机104处于104S状态。”后一种方法则要附加使用一个D触发器D3，取值如下，“如果状态机104当前时钟上沿满足<D0，D1，D2>＝<1，0，1>，那么D触发器D3＝1，否则D触发器D3＝0，”判断标准如下“如果状态机107当前时钟上沿D3＝1，那么状态机104处于104S状态。”该对接装置10的外围信号有UTOPIA2时钟线、控制线、地址线和数据线，UTOPIA1时钟线、控制线和数据线。
图3描述了控制数据通道101的状态机106(左侧)和状态机105(右侧)形成的状态转移图，虚线表示的是两个状态机相互关联的部分。
数据通道101的状态从状态机106的“发送空闲”状态开始，当状态机105脱离“接收空闲”的状态、进入“清空存储器”状态并清空内置存储器的地址之后，状态机106“可发送信元”信号置为高电平，此时如果UTOPIA2主设备进行查询，就得到“可发送信元”的响应，根据此响应，UTOPIA2主设备发送数据，此时UTOPIA2端主设备“发送使能”信号为低电平、“发送信元开始”信号为高电平、“发送信元地址”信号为设定的对接设备地址。状态机106接收到这些信号后，进入“正在发送”状态，开始接收UTOPIA2主设备发送的数据，并启动一个发送计数器。当此计数器计数值为8时，将状态机106“可发送信元”信号置为低电平；当计数器计数值为27时，一个信元接收完成，状态机106进入“信元发送完成”状态。根据此状态，状态机105进入“接收准备好”状态，“可接收信元”信号置为高电平。UTOPIA1主设备发现“可接收信元”信号为高后，将“接收使能”信号置为低电平，开始接收数据。状态机105接收到低电平的“接收使能”信号后，进入“正在接收”状态，向UTOPIA1主设备发送数据，并启动一个接收计数器，同时状态机106根据状态机105的“正在接收”状态而进入“发送空闲”状态。当接收计数器计数值为32时，置状态机105“可接收信元”为低电平，当接收计数器计数值为52时，数据传送结束，状态机105进入“接收空闲”状态。此后重复上述过程。
图4描述了控制数据通道102的状态机104(左侧)和状态机107(右侧)形成的状态转移图。数据通道102的状态从状态机104的“发送空闲”状态开始，当状态机107脱离“接收空闲”状态，进入“清空存储器”状态并清空内置存储器地址后，将状态机104“可发送信元”信号置为高电平，根据此信号，如果UTOPIA1主设备有信元需要发送，则发出数据，此时UTOPIA1端主设备“发送使能”信号为低电平，“发送信元开始”信号为高电平。状态机104接收到这些信号之后，进入“正在发送”状态，接收UTOPIA1主设备发来的数据，并启动一个发送计数器。当发送计数器计数值为48时，将送到UTOPIA1端主设备的“可发送信元”信号置为低电平，发送将近结束，转入“发送最后4个字节”状态，继续接收最后4个数据后转入“发送完成”状态。在此期间，如果“发送使能”信号意外丢失，使得数据接收不到，则状态机104也在一段时间后自动转入“发送完成”状态，以防止由于信号丢失造成的死锁。在状态机104进入“发送完成”状态后，状态机107根据此状态进入“接收准备好”状态，并将“可接收信元”信号置为高电平。UTOPIA2主设备在轮询到此信号后，发出低电平的“接收使能”信号，开始接收数据。状态机107接收到低电平的“接收使能”信号后，进入“正在接收”状态，向UTOPIA2主设备发送数据，同时启动一个接收计数器，同时状态机104根据状态机107“正在接收”状态而进入“发送空闲”状态。当接收计数器计数值为8时，将UTOPIA2端“可接收信元”信号置为低电平，当接收计数器计数值为27时，数据传送结束，状态机107进入“接收空闲”状态，以后重复上述过程。
当UTOPIA1端自环时，数据通道103起作用，该数据通道103借用状态机104和状态机105，形成新的状态转移图，状态机内的状态转换不变，只是相关联的信号有所改变。图5描述了UTOPIA1自环数据通道103的状态转移图。状态从状态机104“发送空闲”状态开始，当状态机105脱离“接收空闲”状态，进入“清空存储器”状态并清空存储器地址后，将送到UTOPIA1端主设备的“可发送信元”信号置为高电平，此时如果发送端主设备有信元需要发送，则发出数据，此时，UTOPIA1端主设备“发送使能”信号为低电平，“发送信元开始”信号为高电平。当状态机104接收到此信号之后，进入“正在发送”状态，接收UTOPIA1主设备发出的数据，并启动一个发送计数器。当发送计数器计数值为48时，将状态机104“可发送信元”信号置为低电平，状态机104转入“发送最后4个字节”状态，继续接收最后4个数据后转入“发送完成”状态。如果在此期间“发送使能”信号意外丢失使得数据接收不到，状态机104也在一段时间后自动转入“发送完成”状态，以防止信号丢失而造成的死锁。状态机104进入“发送完成”状态后，状态机105根据状态机104“发送完成”状态而进入“接收准备好”状态，将“可接收信元”信号置为高电平。接收端主设备发现“可接收信元”信号为高电平后，发出低电平的“接收使能”信号，开始接收数据。状态机105接收到低电平的“接收使能”信号后，进入“正在接收”状态，向接收端主设备发送数据，并启动一个接收计数器，同时状态机104根据状态机105的“正在接收”状态而进入“发送空闲”状态。当接收计数器计数值为32时，状态机105置“可接收信元”信号为低电平，当接收计数器计数值为52时，数据传送结束，状态机105进入“接收空闲”状态。
由于UTOPIA主设备各有自己的时钟，因此为实现UTOPIA总线两端节奏的适配，需要对数据进行缓存。数据缓存可采用用先进先出缓存器FIFO，这是现有的一般做法。本发明选用带内置存储器的可编程器件作为载体，这样可省去外部FIFO，存储器内置可节省器件管脚，减少装置体积，省去数据进出芯片带来的时延，更容易实现高速处理和自环。如果内置存储器支持双口操作，即读和写的时钟、地址分离，数据通道的设计就相对容易一些。如果内置存储器不支持双口操作，即读和写是共用一组时钟、地址，则需要对时钟和地址进行选择，使得数据同步难度较大，需要采取办法来保证写入和读出数据的时序可靠。本发明主要是针对后一种情况，前一种情况的实现方法是后一种情况的一个子集。
从前面的描述可以看出，三个数据通道的控制结构是接近对称的，而数据通道由于数据宽度和速率的不同而不对称，根据三个数据通道各自的特点，选用不同的数据通道组织结构。图6就是三个数据通道的结构框图。
数据通道101，包括两组输入寄存器R1、R2、两个作为数据存储空间的内置存储器EAB1、EAB2，公用数据输出选择器MUX，一组数据输出寄存器R3。数据以16位宽同时写入内置存储器EAB1、EAB2中，然后以8位宽基本从两个存储器中交替读出，在信元头校验位置例外，原因是ATM信元长度为53个字节，而UTOPIA2传送54个字节，中间空出一个字节。该数据通道101位于图6的上部分。
数据通道102包括，一组输入寄存器R4、两个作为数据存储空间的内置存储器EAB3、EAB4。数据以8位宽基本交替写入内置存储器EAB3、EAB4中，在信元头校验位置例外；数据以16位宽从两个存储器中同时读出。该数据通道102位于图6的下部分。
自环数据通道103借用内置存储器EAB3、EAB4作为数据存储空间，还包括公用数据输出选择器MUX，一组数据输出寄存器R3；其数据的写入和读出都采用基本交替方式。图6中连接上下部分的数据通道就是该数据通道103的中间环节。
读写共用一组地址和时钟，给数据的正确写入提出难题，因为地址必须经过一个选择器从读和写地址中进行选择，选择器带来了难以预测的时延，一不小心就不能和数据对齐，地址和数据不对齐的后果是数据不能被写到预期的位置。根据实际情况，本发明对每个数据通道都采用了有效的办法来解决这个难题。
对于数据通道101，其写入速率为16位/50MHz，读出速率为8位/25MHz，读出速率较低，可采用50MHz时钟来同步内置存储器的所有数据和地址，实现数据和地址的对齐。在输入端，通过50MHz时钟在内置存储器端的同步，数据能被很好地写入，具体地说，先通过50MHz时钟锁定输入数据，然后送到内置存储器EAB1、EAB2的写入端口，同时在第1个低电平的“发送使能”输入时钟后置内置存储器EAB1、EAB2的“写入使能”为高电平，在第2个低电平的“发送使能”的时钟后开始累加写入地址，并采用50MHz时钟同步写入，可以将接收到的数据很好地写入存储器EAB1、EAB2中。在输出端，虽然内置存储器EAB1、EAB2读出时钟(50MHz)与数据输出时钟(25MHz)不同步，但25MHz时钟的两个上升沿间有两个50MHz时钟周期，这样即便在最坏情况下对25MHz输出时钟来说，读出地址也有共用时钟半周期(10ns)的稳定时间，可以保证数据能准确无误地从内置存储器EAB1、EAB2中读出。
对于数据通道102，其写入的速率为8位/25MHz，读出速率为16位/50MHz，由于读出速率较高，如果要用一个高速的时钟来既保证写入时数据、地址对齐，又保证读数据时读出地址有足够的稳定时间，那么这个高速时钟的速率必须达到100MHz左右，代价较高。本发明考虑到25MHz写入时钟速度较慢，写入数据正确性可采用限制写入时间的办法来保证。通过使用一个延时时钟与写使能信号相与作为写入有效信号，地址与写入数据虽不严格对齐，但写入有效时，延时时钟电平为低，地址和数据都已稳定，可实现数据准确无误地写入。读出数据则不使用时钟同步，因为地址有效一段时间(5ns左右))数据有效，正好满足UTOPIA2标准的时序要求。
自环数据通道103借用数据通道102的输入控制、内置存储器EAB3、EAB4和数据通道101的选择器MUX和输出寄存器R3。数据写入的情况与数据通道102的写入完全一致，数据读出地址则是UTOPIA1端自环数据通道103独有的，由输出时钟计数产生。同数据通道102一样，数据从内置存储器EAB1、EAB2中读出也不使用时钟同步，数据从两个内置存储器之一中读出并通过选择器MUX送到输出寄存器R3，由输出寄存器R3实现时钟同步。
图7给出了UTOPIA1-UTOPIA2主设备对接装置的一个应用例。ATM交换网络一般有几组UTOPIA2主设备接口，提供50MHz和16位的数据接口能力，比如一个2.5G的交换网就可以具备4个622M的此类接口。对这个交换网络的监控和管理通常需要一个CPU，以提供信令处理能力。Motorola公司的芯片MPC860SAR CPU有一个ATM SAR，并具有较强的处理能力，可用于实现上述功能，但该芯片的ATM接口使用的是UTOPIA1主设备接口，不能和ATM交换网直接对接。因此可采用本发明所述的主设备对接装置，正好可以实现MPC860 SAR与ATM交换网络一个端口的对接，并且利用UTOPIA1端自环功能，使得MPC860AR具有自环测试的功能。
综上所述，本发明采用独特的控制状态机和数据通道处理方法，提供了UTOPIA1和UTOPIA2主设备之间对接的接口装置，设计简洁可靠；本发明可支持8位/25MHz的UTOPIA1速率和16位/50MHz的UTOPIA2速率，采用单片设计方案，装置体积较小，成本较低；另外，本发明可以使用标准VHDL语言实现，具有很好的移植性，可选用不同种类的可编程器件，还可移植到ASIC设计中。
权利要求
1.一种异步传输模式主设备对接装置(10)，其特征在于包括UTOPIA2端到UTOPIA1端的数据通道(101)，接收UTOPIA2主设备发送端发出的数据，并将此数据转换后发送给UTOPIA1主设备接收端；UTOPIA1端到UTOPIA2端的数据通道(102)，接收UTOPIA1主设备发送端发出的数据，并将此数据转换后发送给UTOPIA2主设备接收端；UTOPIA1端自环数据通道(103)，接收UTOPIA1主设备发送端发出的数据，并将此数据存储转发给UTOPIA1主设备接收端；管理UTOPIA1端发送的状态机(104)，与UTOPIA1主设备发送端的信号匹配控制所述主设备对接装置(10)的内部工作状态；管理UTOPIA1端接收的状态机(105)，与UTOPIA1主设备接收端的信号匹配控制所述主设备对接装置(10)的内部工作状态；管理UTOPIA2端发送的状态机(106)，与UTOPIA2主设备发送端的信号匹配控制所述主设备对接装置(10)的内部工作状态；和管理UTOPIA2端接收的状态机(107)，与UTOPIA2主设备接收端的信号匹配控制所述主设备对接装置(10)的内部工作状态；所述4个状态机之间相互关联，对所述3个数据通道实现准确控制。
2.如权利要求1所述的主设备对接装置(10)，其特征在于所述UTOPIA2端到UTOPIA1端的数据通道(101)包括两组输入寄存器R1、R2，两个作为数据存储空间的内置存储器EAB1、EAB2，公用数据输出选择器MUX，一组数据输出寄存器R3。
3.如权利要求1所述的主设备对接装置(10)，其特征在于所述UTOPIA1端到UTOPIA2端的数据通道(102)包括一组输入寄存器R4，两个作为数据存储空间的内置存储器EAB3、EAB4。
4.如权利要求1所述的主设备对接装置(10)，其特征在于所述UTOPIA1端自环数据通道(103)包括作为数据存储空间的内置存储器EAB3、EAB4，公用数据输出选择器MUX，一组数据输出寄存器R3。
5.如权利要求1-4任意之一所述的主设备对接装置(10)，其特征在于所述主设备对接装置(10)采用一个带内置存储器的可编程器件作为载体，将所有的数据通道和控制逻辑集成在该可编程器件内，形成单片结构。
全文摘要
异步传输模式主设备对接装置(10)包括三个数据通道:UTOPIA2端到UTOPIA1端的(101)、UTOPIA1端到UTOPIA2端的(102)、UTOPIA1端自环的(103)和四个相互关联的、控制上述三个数据通道的状态机;本发明既完成主设备的对接,又支持UTOPIA1端的信元自环功能;支持8位/25MHz的UTOPIA1速率和16位/50MHz的UTOPIA2速率,并可用单片实现,装置体积较小,成本较低。
文档编号H04L12/46GK1278132SQ0011698
公开日2000年12月27日 申请日期2000年6月29日 优先权日2000年6月29日
发明者范成法 申请人:深圳市中兴通讯股份有限公司上海第二研究所