专利名称：多载波滤波器组快速实现装置的制作方法
技术领域：
本发明是一种可用于宽带无线移动通信系统，卫星通信系统，新一代无线局域网的装置。属于多载波数字通信的技术领域。
背景技术：
随着OFDM(正交频分复用)技术在ADSL(非对称数字用户环线)和HDTV(高清晰数字电视)上的应用成功，多载波技术已成为宽带数字通信系统中的主流技术。合成/分析滤波器组是实施多载波技术的必要手段，多载波滤波器组具有比OFDM更灵活的子带控制优势，特别适合于宽带无线移动通信系统。多载波滤波器组如图1所示，由合成滤波器组(左边)和分析滤波器组(右边)组成，M为子带数，当N＝M时，称为最大采样滤波器组，采用DFT(离散傅氏变换)多相结构，可有效地实现合成/分析滤波器组。当N＞M时，称为冗余滤波器组，采用DFT多相结构，已不能有效地实现滤波器组。
在M带多载波滤波器组系统中，N倍插值器把相邻两个输入数据之间插入N-1个零，N倍采样器抽取每N个输入数据中的第一个。在发送端，M路并行数据流分别经过N倍插值器和合成子带滤波器，然后相加生成发送信号。在接收端，接收信号经过M个分析子带滤波器和N倍采样器，得到M路重建数据流。
各子带滤波器的冲击响应为一原型低通滤波器的冲击响应经调制得到，这样的滤波器组称为DFT调制滤波器组。
原型低通滤波器的脉冲相应，其脉冲响应序列长度为L，各子带滤波器分别为带通和高通滤波器，由此实现对整个频带的划分。按多相结构设计滤波器组，要求滤波长度L，满足L-1＝Q×N＝K×M，且为N、M的最小公倍数，Q、K为整数。
原型低通滤波器的设计原则1)阻带衰减降低达到所需要求，2)对应的分析滤波器与合成滤波器之积符合Nyquist特性。
发明内容
技术问题本发明的目的是在时域导出了一种比DFT多相结构滤波器组实结构更简单，基于FFT(快速傅氏变换)的多载波滤波器组快速实现装置。
技术方案本发明是多载波滤波器组快速实现装置，适用于N为任意整数的情况。
(1)合成滤波器组快速实现装置合成滤波器组实现装置由一个IFFT(逆快速傅氏变换)单元、十四个SRAM(静态存贮器)单元、十四个乘法器单元、十三个加法器单元、十三个双口SRAM单元、一个双口SRAM地址控制器单元构成。发送信号接IFFT单元输入端，IFFT单元输出端同时接入十四个乘法器单元的输入端，每个SRAM单元的输出端接入相应的乘法器单元的输入端，乘法器单元的输出端和后级双口SRAM单元输出端接入加法器单元的输入端，加法器单元输出端接前级双口SRAM单元的输入端，最前一级的加法器单元输出为合成滤波器组的输出。
合成滤波器组实现装置为“交叉移位并行处理(CSPP)结构”，算法流程为1)设置m和n的初始值m＝0，n＝0，设置L点数据序列d(l)＝0，l＝0，1，2，....L-1；2)对输入M点序列xk(m)(k＝0，1，..，M-1)进行M点IFFT，得到IFFT结果um(k)，k＝0，1，..，M-1；3)把M点IFFT结果um(k)循环扩展为L点序列，得到扩展序列sm(l)＝um(modM(l))，l＝0，1，..，L-1；4)计算扩展序列与滤波器系数的点乘，得到点乘结果sm(l)＝p(l)·sm(l)，l＝0，1....，L-1；5)把L点点乘结果sm(l)与L点数据序列d(l)相加，更新数据序列d(l)＝d(l)+sm(l)，l＝0，1，...，L-1；6)把数据序列d(l)移位N个数据，前N个数据为发送信号序列s(mN+n)＝d(n)，n＝0，1，2，...N-1；移位后的序列 7)置m＝m+1，并转入2)。
(2)分析滤波器组快速实现装置分析滤波器组快速实现装置由十六个双口SRAM单元、十六个乘法器单元、十六个SRAM单元、十六个累加器单元、十六个寄存器单元、一个FFT单元、一个写地址控制器单元、一个读地址控制器单元构成。接收信号接所有双口SRAM单元的输入端，双口SRAM单元的输出端和SRAM单元的输出端接乘法器单元的输入端，乘法器单元的输出端接累加器单元的输入端，累加器单元的输出端接寄存器单元的输入端，寄存器单元的输出端接FFT单元的输入端，FFT单元的输出为分析滤波器组的输出，写地址控制器单元接双口SRAM单元的写地址，读地址控制器单元接双口SRAM单元的读地址。
分析滤波器组实现装置为“并行分组处理(PGP)结构”，算法流程为1)设置m的初始值m＝(L-1)/N；2)从接收信号r(n)中取L点数据形成数据序列rm(l)＝r(Nm-L+1+l)，l＝0，1，…，L-1；3)计算数据序列与滤波器系数的点乘，得到点乘序列rm(l)＝p(l)·rm(l)，l＝0，1，…，L-1；4)对点乘序列结果进行分组累加，r~m(k)=Σq=0Qkr‾m(Mq+k),]]>k＝0，1，...，M-1，其中Qk为不大于(L-1-k)/M的整数；5)对累加结果 进行M点FFT，得到重建信号 k＝0，1，..，M-1。
6)置m＝m+1，转入2)。有益效果1)对于滤波器组原型滤波器设计，滤波器长度L的取值要求，L-1为N、 的公倍数，L-1=Q×N=K×M2,]]>可表为L-1=P×M+L~.]]>参考设计，M＝16，N＝18，取L＝217，则Q＝12，P＝13，L~=8,]]>p(n)为均方根升余弦滤波器，升余弦因子为0.15，则各子信道之间约-15dB带宽不重叠，邻道干扰可以忽略不计。
2)合成滤波器组实现装置为“交叉移位并行处理(CSPP)结构”，能适应不同冗余度合成滤波器组的设计。
3)合成滤波器组实现装置为“交叉移位并行处理(CSPP)结构”，能方便地实现单元模块复用，适应不同速度电路的实现。
4)分析滤波器组实现装置为“并行分组处理(PGP)结构”，能适应不同冗余度分析滤波器组的设计。
5)分析滤波器组实现装置为“并行分组处理(PGP)结构”，能方便地实现单元模块复用，适应不同速度电路的实现。
图1是M带多载波滤波器组系统示意图。信道左边为合成滤波器组，信道右边为分析滤波器组，其中 为N倍插值器， 为N倍采样器。
图2是合成滤波器组快速实现装置示意图。其中有IFFT单元A1、SRAM单元A201～A214、乘法器单元A301～A314、加法器单元A401～A413、双口SRAM单元A501～A513、双口SRAM地址控制器单元A6。
图3是分析滤波器组快速实现装置示意图。其中有双口SRAM单元B101～B116、乘法器单元B201～B216、SRAM单元B301～B316、累加器单元B401～B416、寄存器单元B501～B516、FFT单元B6、写地址控制器单元B7、读地址控制器单元B8。
具体实施例方式
设M＝16，N＝18，取L＝217(K＝18)，以16个子带，子带宽度1.28MHz，K＝18为例(一)、合成滤波器组快速实现装置1)、IFFT单元，为串行输入、串行输出16点IFFT模块，每个节拍输入12路子带的12个复数据(24个数据)，数据速率30.72Msps，字长12bits，内部系数字长10bits，输出数据速率23.04Msps，每节拍，前16时钟进行IFFT运算，输出16个复数据，后2个时钟输出2个“0”，字长16bits。
2)、SRAM单元，为18字SRAM，字长10bits，前16字为原型滤波器系数，后2字为“0”。
3)、乘法器单元，为一个16bits×10bits的乘法器，输出16bits，复用二次，完成复数据与实系数相乘，运算时钟为46.08MHz。
4)、加法器单元，为一个16bits×16bits的加法器，输出16bits，复用二次，完成二复数相加，运算时钟为46.08MHz。
5)、双口SRAM单元，为二个18字双口RAM，存贮18个复数，字长16bits，前16字为数据序列d(l)的值。
6)、双口SRAM地址控制器单元，设置2个模18计数器，控制双口SRAM的读写地址，计数时钟为23.04MHz，设18字双口SRAM块的地址为00h-12h，则读地址计数器的初值设为00h，写地址计数器输出初值为10h。
该装置的合成滤波器组实现装置由一个逆快速傅氏变换单元A1、十四个静态存贮器单元A201～A214、十四个乘法器单元A301～A314、十三个加法器单元A401～A413、十三个双口静态存贮器单元A501～A513、一个双口静态存贮器地址控制器单元A6构成；发送信号接逆付氏变换单元A1的输入端，逆付氏变换单元A1的输出端同时接入十四个乘法器单元A301～A314的输入端，每个静态存贮器单元A201～A214的输出端接入相应的乘法器单元A301～A314的输入端，乘法器单元A301～A314的输出端和后级双口静态存贮器单元A501～A513的输出端分别接加法器单元A401～A413的输入端，加法器单元A401～A412的输出端接前一级双口静态存贮器单元A501～A513的输入端，最前一级加法器单元A413的输出为合成滤波器组的输出。
(二)、分析滤波器组快速实现装置1)、双口SRAM单元，为二个256字双口SRAM，字长12bits，存贮A/D变换输出的I、Q路数据，数据写入速率23.04Msps，16条双口SRAM数据输入地址相同，循环写入(取模256)，每个节拍写入9个数据，循环读出(取模256)，每个节拍读出14个数据，读出速率46.08Msps。
系统启动时，双端口SRAM首先接收217点数据，然后每个节拍输入9个数据。
2)、乘法器单元，为二个12bits×8bits的乘法器，输出16bits，完成复数据与14个实系数相乘，运算时钟为46.08MHz。
3)、SRAM单元，为14字SRAM，字长10bits，分组存贮原型滤波器系数。
4)、累加器单元，为二个24bits×24bits的累加器，输出24bits，完成乘法器输出的14个数的累加，运算时钟为46.08MHz。
5)、寄存器单元，为二个16bits的寄存器，保留累加器高16位输出。
6)、FFT单元，为串行输入、串行输出16点FFT模块，串行输入16个复数据，字长16bits，内部系数字长10bits，运算时钟46.08MHz，从FFT串行输出的16个数据中截取中间12个数据为所需的12个子带数据，串行输出，数据输出速率30.72Msps。
7)、双口SRAM地址读、写控制器单元，设置二个模256计数器，控制256字双口SRAM的读写地址。写地址计数器时钟为23.04MHz，输出初值为00h。读地址计数器时钟为46.08MHz，第一个双口SRAM的读地址为计数器输出的高四位数，每个节拍自动加9(对应二倍过采样输出)，通过15个加法器生成另外15个双口SRAM读地址，地址值依次加1。
与合成滤波器组实现装置相对应配合使用的分析滤波器组快速实现装置由十六个双口静态存贮器单元B101～B116、十六个乘法器单元B201～B216、十六个静态存贮器单元B301～B316、十六个累加器单元B401～B416、十六个寄存器单元B501～B516、一个快速傅氏变换单元B6、一个写地址控制器单元B7、一个读地址控制器单元(B8)构成；接收信号接入所有双口静态存贮器单元B101～B116的输入端，双口静态存贮器单元B101～B116的输出端和静态存贮器单元B301～B316的输出端接乘法器单元B201～B216的输入端，乘法器单元B201～B216的输出端接累加器单元B401～B416的输入端，累加器单元B401～B416的输出端接寄存器单元B501～B516的输入端，寄存器单元B501～B516的输出端接快速傅氏变换单元B6的输入端，快速傅氏变换单元B6的输出为分析滤波器组的输出，写地址控制器单元B7接双口静态存贮器单元B101～B116的写地址，读地址控制器单元B8接双口静态存贮器单元B101～B116的读地址。
权利要求
1.一种多载波滤波器组快速实现装置，其特征在于该装置的合成滤波器组实现装置由一个逆快速傅氏变换单元(A1)、十四个静态存贮器单元(A201～A214)、十四个乘法器单元(A301～A314)、十三个加法器单元(A401～A413)、十三个双口静态存贮器单元(A501～A513)、一个双口静态存贮器地址控制器单元(A6)构成；发送信号接逆付氏变换单元(A1)的输入端，逆付氏变换单元(A1)的输出端同时接入十四个乘法器单元(A301～A314)的输入端，每个静态存贮器单元(A201～A214)的输出端接入相应的乘法器单元(A301～A314)的输入端，乘法器单元(A301～A314)的输出端和后级双口静态存贮器单元(A501～A513)的输出端分别接加法器单元(A401～A413)的输入端，加法器单元(A401～A412)的输出端接前一级双口静态存贮器单元(A501～A513)的输入端，最前一级加法器单元(A413)的输出为合成滤波器组的输出。
2.一种与合成滤波器组实现装置相对应配合使用的分析滤波器组快速实现装置，其特征在于该装置由十六个双口静态存贮器单元(B101～B116)、十六个乘法器单元(B201～B216)、十六个静态存贮器单元(B301～B316)、十六个累加器单元(B401～B416)、十六个寄存器单元(B501～B516)、一个快速傅氏变换单元(B6)、一个写地址控制器单元(B7)、一个读地址控制器单元(B8)构成；接收信号接入所有双口静态存贮器单元(B101～B116)的输入端，双口静态存贮器单元(B101～B116)的输出端和静态存贮器单元(B301～B316)的输出端接乘法器单元(B201～B216)的输入端，乘法器单元(B201～B216)的输出端接累加器单元(B401～B416)的输入端，累加器单元(B401～B416)的输出端接寄存器单元(B501～B516)的输入端，寄存器单元(B501～B516)的输出端接快速傅氏变换单元(B6)的输入端，快速傅氏变换单元(B6)的输出为分析滤波器组的输出，写地址控制器单元(B7)接双口静态存贮器单元(B101～B116)的写地址，读地址控制器单元(B8)接双口静态存贮器单元(B101～B116)的读地址。
全文摘要
多载波滤波器组快速实现装置是一种可用于宽带无线移动通信系统，卫星通信系统，新一代无线局域网的装置，该装置的合成滤波器组实现装置由一个逆快速傅氏变换单元、十四个静态存贮器单元、十四个乘法器单元、十三个加法器单元、十三个双口静态存贮器单元、一个双口静态存贮器地址控制器单元构成；发送信号接逆付氏变换单元的输入端，逆付氏变换单元的输出端同时接入十四个乘法器单元的输入端，每个静态存贮器单元的输出端接入相应的乘法器单元的输入端，乘法器单元的输出端和后级双口静态存贮器单元的输出端分别接加法器单元的输入端，加法器单元的输出端接前一级双口静态存贮器单元的输入端，最前一级加法器单元的输出为合成滤波器组的输出。
文档编号H04B1/40GK1525769SQ03158238
公开日2004年9月1日 申请日期2003年9月17日 优先权日2003年9月17日
发明者黄清, 高西奇, 尤肖虎, 清 黄 申请人:东南大学