专利名称：具有高性能和正常中继器模式和复位能力的中继器电路的制作方法
技术领域：
本发明一般涉及中继器电路。更具体地，本发明涉及具有高性能中继器模式和正常中继器模式的中继器电路领域，其中高性能中继器模式具有快的复位能力。
背景技术：
在集成电路(IC)芯片设计中，信号(例如时钟信号、逻辑信号、功率信号等等)可以沿着与在所利用的制造工艺中可利用的最小设计尺寸相比“长”的金属线来传播。传播延迟和失真是信号沿着长的金属线来传播时所经受的一些负面影响。可以通过减少金属线的RC常数来最小化这些负面影响。但是，在一些IC芯片设计中，RC常数的最大减少不足以满足设计规范。这样，使用其它技术。一个方法包括沿着长的金属线在周期性的间隔处插入中继器电路，以便放大(或者移走失真)信号以及减少传播延迟(或者维持快的转变时间)。
发明内容
提供和说明了一种具有高性能中继器模式和正常中继器模式的中继器电路，其中高性能中继器模式具有快的复位能力。在一个实例中，将开关设置到第一开关位置，以在高性能中继器模式下操作中继器电路。在另一个实例中，将开关设置到第二开关位置，以在正常中继器模式下操作中继器电路。
附图并入并且形成本说明书的一部分，附图描述了本发明的实施例，并且与本说明书一起用来解释本发明的原理。
图1描述了根据本发明的实施例在具有快的复位能力的高性能中继器模式下操作的中继器电路，示出了在第一开关位置的开关。
图2描述了根据本发明的实施例在正常中继器模式下操作的中继器电路，示出了在第二开关位置的开关。
图3描述了根据本发明的实施例移走不起作用的部件的图2的中继器电路。
具体实施例方式
现在详细参考实施例，在附图中描述了实施例的例子。虽然将结合这些实施例来说明本发明，但是应当理解，它们并不是企图来将本发明局限于这些实施例。相反，本发明企图覆盖可以包括在所附权利要求定义的本发明的精神和范围内的替换物、改型和等效物。而且，在本发明下面的详细说明中，阐述了多个特定细节，以便提供对本发明完全的理解。但是，本领域技术人员应当意识到，没有这些特定细节可以实践本发明。
大体上，可以将中继器电路分类为高性能中继器电路和正常中继器电路。其它分类是可能的。
在CI芯片设计的布局期间，沿着长的金属线在周期性的间隔处插入中继器电路，以便放大(或者移走失真)信号以及减少传播延迟(或者维持快的转变时间)。通常，在上述两个分类的每一个中存在中继器电路宽的选择。转发电路的选择可以考虑可利用的中继器电路的优点和缺点以及将插入中继器电路的环境。
但是，一旦制造IC芯片设计，制造工艺变化可以损害IC芯片部分中所选择的中继器电路的操作。可能的是，另一类型的中继器电路具有不受制造工艺变化的影响的操作属性。
不是必须在高性能中继器电路和正常中继器电路之间进行选择，本发明提供一种中继器电路，其可以在高性能中继器模式或者正常中继器模式下可选择地操作。这样，在知道制造工艺变化的影响之后，可以选择中继器电路的操作模式以提供最佳性能。在本发明的实施例中，中继器电路100在具有快的复位能力的高性能中继器模式(如图1所示)或者正常中继器模式(如图2所示)下操作。
图1描述了根据本发明的实施例在具有快的复位能力的高性能中继器模式下操作的中继器电路100，示出了在第一开关位置的开关71-75。正如图1所描述的，在中继器电路100的各种节点处插入了多个开关71-75。可以按照任何方式(例如可编程的、静态的、等等)来实现开关71-75。当如图1所示开关设置在第一开关位置时，中继器电路100在具有快的复位能力的高性能中继器模式下操作。但是，当如图2所示开关设置在第二开关位置时，中继器电路100在正常中继器模式下操作。图1、2和3中给出的晶体管尺寸是示例性的。其它晶体管尺寸是可能的。
继续图1，中继器电路100包括输入节点5、上升沿驱动电路210、保持器电路220、下降沿驱动电路230和输出节点7。
上升沿驱动电路210具有耦合到输入节点5的NAND门10。NAND门10包括n型金属氧化物场效应晶体管(或者nFET)12和14以及p型金属氧化物场效应晶体管(或者pFET)16和18。另外，NAND门10的输出节点241耦合到输出驱动pFET30。而且，NAND门10的输出节点241耦合到具有两个延迟路径的上延迟电路。第一延迟电路包括反相器15A-15E和nFET17。第二延迟电路包括反相器15A和nFET13，其中第一延迟路径的延迟时间大于第二延迟路径的延迟时间。上升沿复位pFET19耦合到nFET13。而且，上半锁存器电路20耦合到nFET13、上升沿复位pFET19和NAND门10。上半锁存器电路20具有nFET 22和反相器24。
保持器电路220包括在输入节点5和输出节点7之间串联耦合的反相器42、44、46和48。
仍然参考图1，下降沿驱动电路230具有耦合到输出节点5的NOR门50。NOR门50包括n型金属氧化物场效应晶体管(或者nFET)52和54以及p型金属氧化物场效应晶体管(或者pFET)56和58。另外，NOR门50的输出节点242耦合到输出驱动nFET70。而且，NOR门50的输出节点242耦合到具有两个延迟路径的下延迟电路。第一延迟电路包括反相器55A-55E和pFET59。第二延迟电路包括反相器55A和pFET53，其中第一延迟路径的延迟时间大于第二延迟路径的延迟时间。下降沿复位nFET57耦合到pFET53。而且，下半锁存器电路60耦合到pFET53、下降沿复位nFET57和NOR门50。下半锁存器电路60具有pFET62和反相器64。
现在说明中继器100响应于输入节点5处的下降沿(或者从逻辑1到逻辑0的转变)的操作。输入节点5处的下降沿使得NOR门50的输出节点242上升，产生脉冲前沿。NOR门50的输出节点242中的上升激活输出驱动nFET70，使得输出节点7下降。而且，输入节点5处的下降沿使得保持器电路220的节点243下降，通过激活上升沿复位pFET19来复位上升沿驱动电路210。
而且，NOR门50的输出节点242的上升使得第一延迟路径(反相器55A-55E)和第二延迟路径(反相器55A)下降，分别激活pFET59和pFET53。pFET59和53的激活启动了锁存下半锁存器电路60到逻辑高(或1)。这样，下半锁存器60使得NOR门50的输出节点242下降，产生脉冲后沿。NOR门50的输出节点242的下降去激活输出驱动nFET70。由于保持器电路220的晶体管的小尺寸，保持器电路220微弱地(weakly)维持输出节点7在逻辑低(或者0)。
另外，NOR50的输出节点242的下降使得第一延迟路径(反相器55A-55E)和第二延迟路径(反相器55A)上升。因为第二延迟路径(反相器55A)的延迟时间较短，所以在脉冲后沿之后立即由反相器55A去激活pFET53。实际上，旁路了较长的第一延迟路径(反相器55A-55E)。另外，第二延迟路径(反相器55A)的上升释放下半锁存器电路60，在中继器电路100响应于输出节点5处的上升沿(或者从逻辑0到逻辑1的转变)操作期间停止脉冲并且使下降沿驱动电路230能够复位。因此，中继器100立即准备对输入节点5处的上升沿(或者从逻辑0到逻辑1的转变)做出响应。最后，第一延迟路径(55A-55E)去激活pFET59。
现在说明中继器100响应于输入节点5处的上升沿(或者从逻辑0到逻辑1的转变)的操作。输入节点5处的上升沿使得NAND门10的输出节点241下降，产生脉冲前沿。NAND门10的输出节点241中的下降激活输出驱动pFET30，使得输出节点7上升。而且，输入节点5处的上升沿使得保持器电路220的节点243上升，通过激活下降沿复位nFET57来复位下降沿驱动电路230。
而且，NAND门10的输出节点241的下降使得第一延迟路径(反相器15A-15E)和第二延迟路径(反相器15A)上升，分别激活nFET17和nFET13。nFET17和13的激活启动了锁存上半锁存器电路20到逻辑低(或0)。这样，上半锁存器20使得NAND门10的输出节点241上升，产生脉冲后沿。NAND门10的输出节点241的上升去激活输出驱动pFET30。由于保持器电路220的晶体管的小尺寸，保持器电路220微弱地维持输出节点7在逻辑高(或者1)。
另外，NAND门10的输出节点241的上升使得第一延迟路径(反相器15A-15E)和第二延迟路径(反相器15A)下降。因为第二延迟路径(反相器15A)的延迟时间较短，所以在脉冲后沿之后立即由反相器15A去激活nFET13。实际上，旁路了较长的第一延迟路径(反相器15A-15E)。而且，第二延迟路径(反相器15A)的下降释放上半锁存器电路20，在中继器电路100响应于输出节点5处的下降沿(或者从逻辑1到逻辑0的转变)操作期间停止脉冲并且使上升沿驱动电路210能够复位。因此，中继器100立即准备对输入节点5处的下降沿(或者从逻辑1到逻辑0的转变)做出响应，最后第一延迟路径(15A-15E)去激活nFET17。
图2描述了根据本发明的实施例在正常中继器模式下操作的中继器电路100，示出了在第二开关位置的开关71-75。正如图2所描述的，当将开关71-75设置到第二开关位置时，中继器电路100在正常中继器模式下操作。
参考图2，将开关71、72和73设置到第二开关位置，禁止上升沿驱动电路210的若干部件。以较浅的颜色示出了不起作用的部件。具体地，旁路或者禁止nFET12、pFET18、反相器15A-15E、nFET17、nFET13、上升沿复位pFET19、nFET22和反相器24。
类似地，将开关73、74和75设置到第二开关位置，禁止上升沿驱动电路230的若干部件。以较浅的颜色示出了不起作用的部件。具体地，旁路或者禁止nFET54、pFET58、反相器55A-55E、pFET59、pFET53、下降沿复位nFET57、pFET62和反相器64。
图3描述了根据本发明的实施例移走不起作用的部件的图2的中继器电路。正如图3所示，在正常中继器模式下，图2的中继器电路被转换为与包括反相器42、44、46和48的保持器电路220并联的双反相器电路310(具有反相器81和82)。反相器81包括nFET92(表示图2的nFET52和14)和pFET91(表示图2的pFET56和16)。反相器82包括nFET96(表示图2的nFET70)和pFET94(表示图2的pFET30)。
总之，开关71、72、73、74和75提供了中继器100在具有快的复位能力的高性能中继器模式或者正常中继器模式下进行操作的灵活性。
相对于配置为正常中继器模式的图2和3的中继器电路100，配置为具有快的复位能力的高性能中继器模式的图1的中继器电路100具有若干优点。首先，与正常中继器模式配置相比，具有快的复位能力的高性能中继器模式配置减少了更多的传播延迟。其次，与正常中继器模式配置相比，具有快的复位能力的高性能中继器模式配置增加了中继器电路之间的间隔长度，减少了所需要的中继器电路的数量。
但是，快的复位能力使得中继器电路100(图1)能够(有效地)在中继器电路100刚刚完成响应于输入节点5的边沿转变之后立即可用于对输入节点5处的相反边沿转变做出响应。具体地，通过反相器和晶体管(例如反相器15A和nFET13，或者反相器55A和nFET53)释放半锁存器电路(例如20或者60)，终止了由上升沿驱动电路或下降沿驱动电路分别产生的脉冲，准备中继器电路100用于相反的边沿转变。这样，在输入节点5处可接受的最小脉冲宽度可以有效地是由上升沿驱动电路或者下降沿驱动电路产生的脉冲的脉冲宽度。另外，快的复位能力增加了对输入节点处5的故障的容忍。
与具有快的复位能力的高性能中继器模式配置相比，正常中继器配置(图2和3)提供了较少的性能。而且，保持器电路220没有极大地影响双反相器电路310的性能，因为保持器电路220的晶体管尺寸是相对较小的。而且，反相器81和82的晶体管尺寸和晶体管比率对于正常中继器电路应用提供了有效的性能。
这样，本发明的中继器电路使得能够利用具有快的复位能力的高性能中继器模式配置，但是允许对于IC芯片设计考虑来说更少侵占(aggressive)(或者复杂)的降低配置。实际上，正常中继器模式配置是“安全”模式，而具有快的复位能力的高性能中继器模式配置是“侵占”模式。
广泛地讲，本发明公开了具有高性能和正常中继器模式的中继器电路，其中高性能中继器模式具有快的复位能力。在一个实施例中，将开关设置为第一开关模式，以在高性能模式下操作电路。在另一实施例中，将开关设置为第二开关模式，以下正常中继器模式下操作中继器电路。
已经提供本发明的特定实施例的上述说明，用于描述和说明目的。它们不是穷尽性的或者将本发明局限于所公开的精确形式，并且根据上述教示，许多改型和变化是可能的。选择和说明实施例，以便更好地解释本发明的原理和它的实践应用，由此使本领域技术人员能够更好地利用本发明，并且使具有各种改型的各种实施例适合于所考虑的特定使用。意图在于，本发明的范围由所附权利要求以及它们的等效物来定义。
权利要求
1.一种中继器电路，包括多个晶体管；以及可操作在第一开关位置和第二开关位置的多个开关，其中耦合所述晶体管和所述开关，以形成多个子电路，其中如果所述开关处于所述第一开关位置，则所述子电路被设置为包括第一和第二长延迟电路以及第一和第二短延迟电路的高性能中继器模式，其中在所述高性能中继器模式下，所述第一和第二短延迟电路旁路所述第一和第二长延迟电路，以加速在对输入边沿转变的响应之后的可用性，以及其中如果所述开关处于所述第二开关位置，则所述子电路被设置为正常中继器模式。
2.根据权利要求1所述的中继器电路，其中在所述高性能中继器模式下，所述子电路包括上升沿驱动电路；下降沿驱动电路；以及保持器电路。
3.根据权利要求2所述的中继器电路，其中所述上升沿驱动电路包括NAND门，耦合到所述中继器电路的输入；输出p型晶体管器件，耦合到所述NAND门的输出以及耦合到所述中继器电路的输出；上延迟电路，耦合到所述NAND门的所述输出，其中所述上延迟电路包括所述第一长延迟电路和所述第一短延迟电路；以及上半锁存器电路，耦合到所述上延迟电路和所述NAND门。
4.根据权利要求2所述的中继器电路，其中所述下降沿驱动电路包括NOR门，耦合到所述中继器电路的输入；输出n型晶体管器件，耦合到所述NOR门的输出以及耦合到所述中继器电路的输出；下延迟电路，耦合到所述NOR门的所述输出，其中所述下延迟电路包括所述第二长延迟电路和所述第二短延迟电路；以及下半锁存器电路，耦合到所述下延迟电路和所述NOR门。
5.根据权利要求2所述的中继器电路，其中所述保持器电路包括串联设置的第一反相器、第二反相器、第三反相器和第四反相器。
6.根据权利要求1所述的中继器电路，其中在所述正常中继器模式下，所述子电路包括双反相器电路；以及与 所述双反相器电路并联设置的保持器电路。
7.根据权利要求6所述的中继器电路，其中使用来自所述高性能中继器模式的NAND门和来自所述高性能中继器模式的NOR门的特定晶体管形成所述双反相器电路。
8.一种中继器电路，包括上升沿驱动电路，具有在第一开关位置处操作的第一多个开关以及具有第一长延迟电路和第一短延迟电路，以旁路所述第一长延迟电路，来加速在对输入上升沿转变的响应之后的可用性；下降沿驱动电路，具有在第一开关位置处操作的第二多个开关以及具有第二长延迟电路和第二短延迟电路，以旁路所述第二长延迟电路，来加速在对输入下降沿转变的响应之后的可用性；以及保持器电路，其中如果所述开关操作在第二开关位置，则所述上升沿驱动电路和所述下降沿驱动电路被转换为双反相器电路。
9.根据权利要求8所述的中继器电路，其中所述上升沿驱动电路还包括NAND门，耦合到所述中继器电路的输入；输出p型晶体管器件，耦合到所述NAND门的输出以及耦合到所述中继器电路的输出；上延迟电路，耦合到所述NAND门的所述输出，其中所述上延迟电路包括所述第一长延迟电路和所述第一短延迟电路；以及上半锁存器电路，耦合到所述上延迟电路和所述NAND门。
10.根据权利要求8所述的中继器电路，其中所述下降沿驱动电路还包括NOR门，耦合到所述中继器电路的输入；输出n型晶体管器件，耦合到所述NOR门的输出以及耦合到所述中继器电路的输出；下延迟电路，耦合到所述NOR门的所述输出，其中所述下延迟电路包括所述第二长延迟电路和所述第二短延迟电路；以及下半锁存器电路，耦合到所述下延迟电路和所述NOR门。
11.根据权利要求8所述的中继器电路，其中所述保持器电路包括串联设置的第一反相器、第二反相器、第三反相器和第四反相器。
12.根据权利要求8所述的中继器电路，其中所述双反相器电路和所述保持器电路并联设置。
13.根据权利要求8所述的中继器电路，其中使用来自所述下降沿驱动电路的NOR门和来自所述上升沿驱动电路的NAND门的特定晶体管形成所述双反相器电路。
14.一种在多个模式下操作中继器电路的方法，所述方法包括将多个开关插入具有第一和第二长延迟电路以及第一和第二短延迟电路的所述中继器电路；如果期望在高性能中继器模式下操作，则将所述开关设置为第一开关位置，其中在所述高性能中继器模式下，所述第一和第二短延迟电路旁路所述第一和第二长延迟电路，以加速在对输入边沿转变做出响应之后所述中继器电路的可用性；以及如果期望在正常中继器模式下操作，则将所述开关设置为第二开关位置。
15.根据权利要求14所述的方法，其中在所述高性能中继器模式下，所述中继器电路包括上升沿驱动电路；下降沿驱动电路；以及保持器电路。
16.根据权利要求15所述的方法，其中所述上升沿驱动电路包括NAND门，耦合到所述中继器电路的输入；输出p型晶体管器件，耦合到所述NAND门的输出以及耦合到所述中继器电路的输出；上延迟电路，耦合到所述NAND门的所述输出，其中所述上延迟电路包括所述第一长延迟电路和所述第一短延迟电路；以及上半锁存器电路，耦合到所述上延迟电路和所述NAND门。
17.根据权利要求15所述的方法，其中，所述下降沿驱动电路包括NOR门，耦合到所述中继器电路的输入；输出n型晶体管器件，耦合到所述NOR门的输出以及耦合到所述中继器电路的输出；下延迟电路，耦合到所述NOR门的所述输出，其中所述下延迟电路包括所述第二长延迟电路和所述第二短延迟电路；以及下半锁存器电路，耦合到所述下延迟电路和所述NOR门。
18.根据权利要求15所述的方法，其中所述保持器电路包括串联设置的第一反相器、第二反相器、第三反相器和第四反相器。
19.根据权利要求14所述的方法，其中在所述正常中继器模式下，所述中继器电路包括双反相器电路；以及与所述双反相器电路并联设置的保持器电路。
20.根据权利要求19所述的方法，其中使用来自所述高性能中继器模式的NAND门和来自所述高性能中继器模式的NOR门的特定晶体管形成所述双反相器电路。
全文摘要
提供和说明了一种具有高性能中继器模式和正常中继器模式的中继器电路，其中高性能中继器模式具有快的复位能力。在一个实施例中，将开关设置到第一开关位置，以在高性能中继器模式下操作中继器电路。在另一个实施例中，将开关设置到第二开关位置，以在正常中继器模式下操作中继器电路。
文档编号H04L25/24GK1965482SQ200580018670
公开日2007年5月16日 申请日期2005年6月8日 优先权日2004年6月8日
发明者罗伯特·保罗·马斯莱德, 瓦特萨尔·德霍拉布黑 申请人:全美达股份有限公司