异步先进先出接口及其操作方法

专利名称：异步先进先出接口及其操作方法
技术领域：
本发明涉及异步先进先出(first in first out， FIF0)接口，特别是 涉及关于射频(radio frequency, RF)装置中的异步FIFO接口 。
背景技术：
随着无线通讯(手机、无线网络)的普及，市场对通讯系统更低价、更 低耗能及有更小外型尺寸(form-factor)的射频(radio frequency, RF)收 发器的需求日益殷切。最近，模拟收发器、数字处理器及时钟产生器已整 合至单一芯片上以满足上述需求。在该RF收发器中，模拟电路和数字电路 对时钟的需求是不同的。举例而言，该模拟数字转换器(analog-to-digital converter, ADC)和该数字模拟转换器(digi ta卜to-analog converter, DAC)在该模拟电路中需要低颤动时钟以增加转换时的信噪比(s i gna 1 to noise ratio, SNR)。数字电路中的数字滤波器则需要固定频率的时钟以避 免该滤波器锐化变差，但该数字滤波器却可容忍高颠动时钟。
图1为传统单芯片上RF收发器100的方块图。一 RF前端接收器110 接收一 第一 RF讯号并依照由 一局部信源12 0所产生的至少 一局部讯号降频 转换该第一 RF讯号成至少一第一中频讯号。一 RF前端发射器112传送一 第二 RF讯号并依照该至少一局部讯号升频转换至少一第二中频讯号成该 第二 RF讯号。 一时钟信源150产生一数字时钟至一基带处理器160, — ADC 130和一 DAC 132以同步处理数字讯号。然而，上述各个电路的时钟相位 会因为实际电路布局的关系而彼此有所不同，因此将导致数字讯号传输错 误。为了避免这个问题，需于该ADC130、该DAC 132和该基带处理器160 间加入一接口，即先进先出(first in first out, FIF0)緩冲器。图2为 传统单芯片上使用FIF0緩沖器的RF收发器的方块图。相似地，一RF前端 接收器210接收一第一 RF讯号，并且依照由一局部信源220所产生的至少 一局部讯号降频转换该第一 RF讯号成至少一第一中频讯号。一前端发送器 212传送一第二 RF讯号，并且依照该至少一局部讯号升频转换至少一第二
中频讯号成该第二 RF讯号。 一时钟信源250产生一数字时钟至一基带处理 器260、 一ADC 230、 一 DAC 232和FIFO緩冲器270及272。该时钟信源 250提供同步数字时钟至该基带处理器260、该ADC 230、该DAC 232和所 述FIFO緩冲器27 0及272。虽然各电路的时钟相位可能仍不相同，但所述 FIFO緩冲器270和272可以緩冲于该模拟电路和该数字电路之间，以避免 传输错误的发生。
然而，该ADC 230、该DAC 232、该基带处理器260和该FIFO緩冲器 270和272仍同步运作。为了同步化，该ADC 230、该DAC 232和该基带处 理器260必需接收产生自相同时钟信源250的同步时钟。因此，满足该ADC 230、该DAC 232低颤动时钟需求的同时，虽然该数字电路并不需要低颤动 源，该时钟信源250却依然对数字电路提供低颤动时钟。该低颤动时钟信 源，即该时钟信源250,会导致芯片成本上扬。然而， 一低颤动信源，即 该局部信源220,存在于该传统的RF收发器200,用以增加信噪比及于降 频转换时降低相邻通道阻塞效应(adjacent channel blocking effect)。 若该ADC 230和该DAC 232可由该局部信源220提供时，该时钟信源250 可为一高颤动信源以降低硬件成本。以此方式，该RF收发器可能又会造成 其它问题。该ADC 230和该DAC 232的时钟由该局部信源220所提供，其 可能与由该时钟信源250所提供的该基带处理器260的时钟异步。因此该 接口耦接于该ADC 230和该DAC 2 32及该基带处理器260之间，必须可用 以操作异步数据传输。
因此， 一种异步FIFO接口和其操作方法为业界所需。

发明内容
本发明提供一异步先进先出(FIFO)接口和其操作方法，其中该异步 FIFO接口的一读出时钟和一写入时钟为异步。
依照本发明，该异步FIFO接口包括一 FIFO緩冲器、 一时钟控制器和 一可变整数除法器。该FIFO緩冲器以该写入时钟输入至少一数据，并以该 读出时钟读出该至少 一数据。该时钟控制器依照储存于该FIFO緩沖器中的 数据量输出一时钟控制讯号。该可变整数除法器将该一第一讯号除以一由 该时钟控制讯号所控制的整数除数以产生该读出时钟或写入时钟，藉此调 整储存于该FIFO緩冲器中的数据量。当储存于该FIFO緩冲器中的数据达
至 一 第 一 临限或低于该第 一 临限的 一 第二临限，则该整数除数将被改变以
调整储存于该FIFO緩沖器中的数据量，其中该第一临限为满讯号，而该第 二临限为空讯号。
依照本发明， 一异步FIFO接口的操作方法，其中该异步FIFO接口的 一读出时钟和一写入时钟为异步，包括以该写入时钟写入复数个数字数 据于一FIFO缓冲器中、检测储存于该FIFO緩冲器中的数据量、将一第一 讯号除以一整数除数以产生该读出时钟或该写入时钟，藉此调整储存于该 FIFO緩沖器中的数据量，并以该读出时钟从该FIFO緩冲器输出该至少一 数字讯号。当储存于该FIFO緩冲器中的数据量达到一第一临限或低于该第 一临限的 一 第二临限，则该整数除数被改变以达到调整储存于该FIF0緩冲 器的数据量，其中该第一临限为满讯号而该第二临限为空讯号。
依照本发明， 一具有一异步FIFO接口的电路，包括一第一电路部、一 第二电路部及一异步接口 。该第一电路部包括一由一第一信源产生的第一 讯号。该第二电路部依照一第二信源操作，并且与该第一电路部传输至少 一数据。该异步FIFO接口包括一 FIFO緩沖装置、 一时钟控制装置、 一可 变整数除法装置。该FIFO緩冲装置耦接于该第一和第二电路部，緩冲于该 第一和第二电路部间至少一数据的传输，其中该FIFO緩冲装置依照一写入 时钟输入至少一数据，并且依照一读出时钟输出该至少一数据。该时钟控 制装置依照储存于该FIFO緩冲装置的数据量输出至少一时钟控制讯号。当 该至少一数据由该第一电路部传输至该第二电路部时，则该可变整数除法 装置将该第一讯号除以一整数除数以为该FIFO緩冲装置产生该写入时钟， 当该至少一数据由该第二电路部传输至该第 一 电路部时，则该可变整数除 法装置将该第一讯号除以一整数除数以为该FIFO缓沖装置产生该读出时 钟，其中由该第一讯号所产生的该写入时钟或该读出时钟，皆与该第二讯
号异步。
依照本发明， 一具有一异步接口的收发器的操作方法包括接收至少 一第一 RF讯号、降频转换该至少一第一 RF讯号成至少一第一模拟讯号、 检测储存于该第一 FIF0緩冲器中的数据量、将该第 一讯号除以 一第 一整数 除数以产生该第 一时钟，藉此调整储存于该第一 FIF0緩沖器中的数据量， 其中该第 一 整数除数依照储存于该第一 FIF0緩冲器中的数据量所控制、以 该第 一时钟转换该至少一第 一模拟讯号成至少一第 一数据、以该第 一时钟
输入该至少一第一数据至一第一 FIFO緩沖器、以一第二讯号从该第一 FIFO 緩冲器输出至少一第一数据，其中该第一时钟和该第二讯号异步。以该第 二讯号输出至少一第二数据至一第二 FIFO緩沖器、检测储存于该第二 FIFO 緩冲器中的数据量、将该第 一讯号除以该一第二整数除数以产生第二时钟， 藉此调整储存于该第二 FIFO緩冲器中的数据量，其中该第二整数除数依照 储存于该第二 FIFO緩冲器中的数据量所控制、以该第二时钟从该第二 FIFO 緩沖器输出该至少一第二数据，其中该第二时钟和该第二讯号异步、以该 第二时钟转换该至少一第二数据成至少一第二模拟讯号、升频转该至少一 第二模拟讯号成至少一第二 RF讯号以及传输该至少一第二RF讯号。 参照本说明书的附图，下述的实施方式将提供更详细的描述。


图1为传统单芯片上RF收发器100的方块图。
图2为传统单芯片上使用FIF0缓冲器的RF收发器的方块图。
图3为依照本发明实施例使用一异步FIFO接口的一接收器300的方块图。
图4A表示该FIFO緩冲器321中的数据量正在递减。
图4B表示该FIFO緩冲器321中的数据量正在递增。
图5为于该接收器300中操作一异步FIFO接口的方法流程图。
图6为该第一信源314的详细方块图。
图7为依照本发明实施例于单芯片上使用 一异步FIFO接口的一 RF收 发器700的方块图。
图8A和图8B表示依照本发明实施例使用该异步FIFO接口 720的该 RF收发器的操作方法流程图。
附图付可" 100- RF收发器； 120-局部信源； 132-数字模拟转换器; 150-时钟信源； 200- RF收发器；
110- RF前端接收器 130-模拟数字转换器 140-参考源； 160-基带处理器; 210- RF前端接收器 220-局部信源；
240-参考源；
260-基带处理器；
212- RF前端发射器；
272-FIFO缓沖器；
310-射频前端接收器；
314-第一信源；
322-时钟控制器；
3 30-基带处理器；
340-参考源；
620-VC0;
700-RF收发器；
711-RF前端接收器；
713-模拟数字转换器；
72 0-异步FIF0接口;
722-第二 FIFO緩沖器；
724-第二时钟控制器；
7 26-第二可变整数除法器;
732-第二信源；
2 30-模拟数字转换器； 250-时钟信源； 270-FIFO緩沖器； 2 32-数字模拟转换器； 300-接收器； 312-模拟数字转换器； 321-FIFO緩沖器； 324-可变整数除法器； 332-第二信源； 610-合成器;， 630-局部信号产生器； 710-第一信源； 712-RF前端发射器； 714-数字模拟转换器； 721-第一 FIFO緩冲器； 723-第一时钟控制器； 725-第一可变整数除法器; 730-基带处理器; 740-参考源。
具体实施例方式
下述为表达本发明的最佳实施例。其目的是用于描述本发明的一般性 原则，非用以限定本发明。而本发明最适当的范围请参见后附的权利要求。
图3为依照本发明的一实施例的一使用异步先进先出(FIF0)接口的一 接收器30Q的方块图。该接收器300包括一射频前端接收器310、 一模拟 数字转换器(analog-to-digital converter, ADC)312、 一第一信源314、 一 FIFO緩冲器321、 一时钟控制器322、 一可变整数除法器324、 一基带 处理器330、 一第二信源332和一参考源340。
该射频前端接收器310接收由发射器(未显示于图面)所发送的一射频 (RF)信号，并且依照该第一信源314所产生的至少一局部信号将该RF信号 降频转换成至少一中频(Intermediate Frequency, IF)信号。该至少一局
部信号是由该低颤动第一信源314所产生以增加该信噪比(signal to noise ratio, SNR)且降低当降频转换时的相邻通道阻塞效应。该ADC 312 转换该至少一中频讯号成至少一数据和依该至少一局部讯号所产生的一第 一可变频率时钟输出该至少一数据，用以避免额外低颤动信源的使用，和 满足该低颤动时钟的需求。ADC 312的时钟产生程序将于后述。该基带处 理器330于该至少一数据上，依照由该第二信源332所产生的一第二讯号 操作讯号处理功能，例如传输模式检测、时域数据处理、频域数据处理 和信道编码等。该第二信源332为一固定频率信源，例如一环式振荡器， 以降低硬件成本。该第二讯号运作成该基带处理器330的一时钟该第一 信源314和该第二信源332可共享一单一参考源340以进一步降低硬件成 本。
由该第二信源332提供的该基带处理器330的时钟可与各个信号源所 提供的该ADC 312的时钟异步。因此需要一异步FIFO接口 320来处理该 ADC 312与该基带处理器330间该异步数据的传递。该异步FIFO接口 320 包括该FIFO緩冲器321、该时钟控制器322和该可变整数除法器324。该 FIF0缓冲器321耦接于该基带处理器330和该ADC 312间，緩冲两者间该 至少一数据的传递。该FIFO緩冲器321依照一写入时钟输入该至少一数据 和依照一读出时钟输出该至少一数据至该基带处理器330。该写入时钟是 ADC 312的时钟而该读出时钟是该基带处理器330的时钟。该读出时钟可 由该第二信源直接提供或由该基带处理器330提供。然而，当该FIF0緩冲 器321的写入时钟和该FIF0缓沖器321的读出时钟异步时，则该FIF0緩 冲器321的数据量会渐增或渐减。
图4A表示该FIFO缓冲器321中的数据量递减。举例而言，写入时钟 的频率为4/T而读出时钟的频率为5/T。该FIFO緩冲器的读出速度较该 FIFO緩冲器321的写入时钟快，因此该数据量在每个T期间内皆会递减。 参考第4图，FIFO —R表示该FIFO緩冲器321于此区域读出数据，FIFO一W 表示该FIFO緩冲器321于此区域写入数据，而黑点表示该数据储存于緩沖 器。410表示于L时的该FIFO緩冲器321, 412表示于t。+T时的该FIFO 緩沖器321，而414表示于t。+2T时的FIFO緩沖器321。当该数据量降至 下限的下时，则FIFO緩冲器的空讯号会被拉高而于下个期间发送「发生错 误」(error happened)讯息。
图4B表示该FIFO緩冲器321内的数据量递增。举例而言，写入时钟 的频率为6/T读出时钟的频率为5/T。该数据量在每个T期间内皆会递增。 参照图4A, 420表示于t,时的该FIFO緩冲器321， 422表示于t,+T时的该 FIFO緩冲器321,而424表示于t,+4T时的FIFO缓冲器321。当该数据量 超出上限的上时，则FIFO緩冲器的满讯号会被拉高而于下个期间发送r发 生错误」讯息。
如上所说，当该读出时钟和该写入时钟异步，该FIFO緩沖器会遭遇到 过满或过空的问题而导致数据传递错误。然而，其可用控制该写入时钟的 频率的方式避免。图5是该接收器300中一异步FIFO接口 320的操作方式 流程图。合并参照图3,在步骤510中，该可变整数除法器324将从该第 一信源314产生的该第一讯号除以由该时钟控制器322所产生的一整数除 数DO以产生该写入时钟。在步骤520中该FIFO緩冲器321以该写入时钟 输入该至少一数据，并从该FIFO緩冲器321以该读出时钟输出该至少一数 据至该基带处理器330。
在步骤530中，该时钟控制器322检测储存于该FIFO緩沖器321中的 数据量是否达到一第一临限。该第一临限为一默认值，用以决定储存于该 FIFO緩冲器321的数据量是否超过一上限，即是否过满，而该上限用以界 定储存于该FIFO緩冲器321的数据量在上限安全范围。当储存于该FIFO 緩冲器321的数据量未达该第一临限，则再次进行步骤5.20。
当储存的数据量达到该第一临限，则进行步骤540。在步骤540中， 该可变整数除法器324将从该第一信源314所产生的第一讯号除以一由该 时钟控制器322所控制的整数除数D1，以产生该写入时钟。该写入时钟的 频率稍低于该读出时钟，以减少储存于该FIFO緩冲器321的数据量。
在步骤550中，该FIF0緩沖器321以该写入时钟输入该至少一数据至 该FIFO緩冲器321和以该读出时钟将该至少一数据从该FIF0緩沖器321 输出至该基带处理器330。而该写入时钟的频率稍低于该读出时钟的频率， 因此数据量会渐减。
于步骤560中，该时钟控制器322检测储存于该FIFO緩沖器321中的 数据量是否达一第二临限。该第二临限为一默认值，用以决定储存于该 FIF0缓冲器321中的数据量是否低于一下限，即是否已过空，而该下限表 示储存于该FIFO緩冲器321中的数据量在下限安全范围。若储存于该FIFO
緩冲器321中的数据量未达该第二临限，则再次进行步骤550。
若储存于该FIFO緩沖器321中的数据量达到该第二临限，则进行步骤 570。于该步骤570中，该可变整数除法器324将由该第一信源314所产生 的该第一讯号除以一由该时钟控制器322所控制的第二整数除数D2,以产 生该写入时钟，达到调整储存于该FIFO緩冲器321中数据量的目的。该写 入时钟的频率稍高于该读出时钟以增加储存于该FIFO緩冲器321的数据 f 。
虽然储存于该FIFO緩沖器321的数据量无论达到一上限(在步骤530 中)或一下限(在步骤560中)皆连续被检测，本领域技术人员可知道储存于 该FIF0緩冲器321的数据量是否先达到一下限，或者是否同时达到上限及 下限等，皆可被测得。以上描述仅用于说明。
为了避免操作的复杂性，该第一和第二临限可为相对的满讯号或空讯 号，以降低改变整数除数的频率。该整数除数可改变于两连续整数之间以 更简化该控制程序。依照本实施例，该ADC 312和该基带处理器330间异 步通讯的问题可被解决。加入该异步接口至该接收器300,既可避免额外 的低颤动信源，且满足该模拟电路对该低颤动信源的需求，因而同时减少 成本及增加效能。
图6为该第一信源314的详细方块图。该第一信源314还包括一合成 器610、 一电压控制振荡器(voltage control oscillator, VC0) 620和一 局部信号产生器630。该VC0 620依照一控制电压输出一 VC0讯号至该局 部信号产生器630。该合成器610按照该参考源340和VC0 620输出该控 制该电压以稳定该VC0讯号在一期望频率上。该局部信号产生器630依照 该VCO输出该至少一第一局部讯号。该第一讯号可被该VC0 620,或该局 部信号产生器6 30所提供。
图7为依照本发明实施例于单一芯片上使用 一异步FIF0接口的一射频 (Radio Frequency, RF)收发器700的方块图。该RF收发器700包括一第 一电路部、 一第二电路部和该异步FIFO接口 720。该第一电路部包括一 RF 前端接收器711、 一 RF前端发射器712、 一第一信源710、 一模拟数字转 换器(analog-to-digital converter, ADC) 713以及一数字模拟转换器 (digital —to—analog converter, DAC) 714。该异步FIFO接口 720包括一 第一FIFO緩沖器721、一第一时钟控制器723、一第一可变整数除法器725 、 第二时钟控制器724和一第二可变整数除法器 726。该第二电路部包括一基带处理器730、 一第二信源732。该RF收发 器7Q0还包括一参考源740。
该第一电路部有一由该第一信源710所产生的一第一讯号。该第二电 路部依照由该第二信源732所产生的一第二讯号搡作。该第二讯号运作成 该第二电路部的 一 时钟。该异步FIF 0接口 7 2 0耦接于该第 一 电路部和该第 二电路部之间，緩冲该第 一 电路部和该第二电路部间至少 一 数据的传递。
图8A为依照本实施例使用该异步FIFO緩沖器的该RF收发器的该接收 部操作方法流程图。在步骤810中，参照图7,该RF前端接收器711接收 一由一发送器(未显示于图中)所发送的第一RF讯号，以及于步骤812中， 依照至少一由该第 一信源710所产生的局部讯号降频转换该第一 RF讯号成 至少一第一中频(intermediate frequency, IF)讯号。该至少一局部讯号 为由该低M动第一信源710所产生，以增加其信噪比(signal to noise ratio, SNR)和降低于降频转换时的相邻通道阻塞应。
由于该第二信源7 32提供的该基带处理器730的时钟可与由不同信源 所提供的该ADC 713的时钟异步。因此，处理该基带处理器730和该ADC 713 间异步数据传输则需要该异步FIFO接口 720。然而，当该第一FIFO緩冲 器721的该第一写入时钟和该第一FIFO緩沖器721的该第一读出时钟为异 步，故该第一FIFO緩沖器721中的数据量会递增或递减。
如上所述，当该第一读出时钟和该第一写入时钟为异步.则该第一FIFO 緩沖器721将过空或过满，而两者皆会导致数据传输错误。然而，其可藉 控制该第一写入时钟的频率来避免此状况。于步骤814,该第一时钟控制 器7 2 3检测储存于该第一 FIF 0緩冲器7 21中的数据量和依照储存于该第一 FIFO緩冲器721中的数据量输出该第一写入时钟控制讯号。于步骤816中， 该第一可变整数除法器723将该第一讯号除以一由该第一写入时钟控制讯 号所控制的第一整数除数，以产生该第一时钟。当储存于该第一FIFO緩冲 器中的数据量达到 一 第 一 临限或 一低于该第 一 临限的第二临限，则该第一 整数除数被改变以控制该第一写入时钟的频率以调整储存于该第一 FIFO 緩冲器中721的数据量。该第一临限可为满讯号而该第二临限可为空讯号， 以降低该第 一整数除数的改变频率。
于步骤818中，该ADC 713转换该至少一第一中频讯号成至少一第一
数据，并且以该第一写入时钟输出该至少一第一数据，藉此避免额外的低 颤动信源和满足该低颤动时钟的需求。
于步骤820中，当该至少一第一数据从该第一电路部传送至位于该接 收路的该第二电路部时，则该第一 FIFO緩沖器721依照该第一写入时钟输 入该至少一第一数据。
于步骤822中，该第一FIFO緩冲器721以该第一读出时钟输出该至少 一第一数据至该基带处理器730。该第一读出时钟可由一第二讯号直接提 供或由该基带处理器730提供。该基带处理器730依照由该第二信源732 所产生的一第二讯号，于该至少一第一数据上操作讯号处理的功能，例如 传输模式检测、时域数据处理、频域数据处理和信道编码等。该第二信源 7 32为一固定频率信源，或者其可为一高颤动信源，例如一使用环式振荡 器的一合成器，以降低硬件成本。该第二讯号可作为该基带处理器730的 一时钟而运作。该第一信源710和该第二信源732可共享一单一参考源740 以进一步降低硬件成本。该单一参考源740可采用一般低频信源，像是 32. 768kHz水晶等以节省成本。
图8B为依照^实施例使用该异步接口的该RF收发器的该发射部的操 作方法流程图。该发射部的操作方式与该接收部相似。于步骤824中，当 至少一第二数据由该第二电路部传送至该第 一电路部时，该第二 FIFO緩冲 器722依照一第二写入时钟从该基带处理器730输入该至少一第二数据， 并且依照一第二读出时钟输出该至少一第二数据至该DAC 714。该第二写 入时钟可由该第二信源直接提供或由该基带处理器7 30提供。当该第二 FIFO緩沖器722的该第二写入时钟和该第二 FIFO緩冲器722的该第二读 出时钟为异步，则储存于该第二FIFO緩沖器722中的数据量将会递增或递 减。
如上所述，当该第二读出时钟和该第二写入时钟异步，则该第二FIF0 緩冲器722将过空或过满，而两者皆会导致数据传输错误。然而，其可藉 控制该第二读出时钟的频率来避免此状况。于步骤826中，该第二时钟控 制器724检测储存于该第二 FIFO緩冲器722中的数据量，且依照储存于该 第二FIF0緩冲器722的数据量输出该第二读出时钟控制讯号。于步骤82S 中，该第二可变整数除法器726将该第一讯号除以一由该第二读出时钟控 制讯号所控制的一第二整数除数以产生该第二时钟。当储存于该第二 FIFO
缓沖器的数据量到达一 第三临限或 一低于该第三临限的第四临限，则该第 二整数除法器被改变以控制该第二读出时钟的频率以调整储存于该第二
FIFO緩冲器722中的数据量。该详细操作方法与图5中所述的一异步FIFO 接口的操作方法相似。该第三临限可以为满讯号而第四临限可以为空讯号， 藉以降低该第二整数除数的改变频率。于步骤830，该第二緩冲器722以 该DAC 714的时钟输出该至少一第二数据至该DAC 714。
于步骤832中，该DAC 714转证该至少一第二数据成至少一第二中频 讯号，以及输出该至少一中频讯号至该RF前端发送器712。该DAC 714的 时钟为依照该至少一局部讯号所产生，藉此避免额外的低颤动讯号和满足 该低颤动时钟的需求。于步骤834中，该RF前端发送器712依照由该第一 信源710所产生的至少一局部讯号，升频转换该至少一第二中频讯号成一 第二RF讯号，以及如步骤834,发送该第二RF讯号。该至少一局部讯号 为由该低颤动第一信源710所产生，用以于升频转换时增加该信噪比 (SNR)。藉由加入该异步接口至该收发器7 00可避免额外低颤动信源，以及 满足模拟电路对该低颤动时钟的需求，因此，可同时降低成本及达到高效 能。
虽然本发明已将较佳的实施例披露如上，然其非用以限定本发明。相 反，本发明意图函盖各种修改的型式及明显与本工艺相似的布局。因此，局。
权利要求
1.一种异步先进先出接口，其中该异步的先进先出接口的一读出时钟和一写入时钟为异步，包括:一先进先出缓冲器，以该写入时钟输入一数字讯号，及以该读出时钟输出一数字讯号；一时钟控制器，依储存于先进先出缓冲器中的数据量输出一时钟控制讯号；以及一可变整数除法器，将一第一讯号除以一被该时钟控制讯号所控制的整数除数以产生该读出时钟或写入时钟，藉此调整储存于该先进先出缓冲器中数据量。
2. 如权利要求1所述的一异步先进先出接口，其中当储存于先进先出 緩冲器的数据量达到一第一临限或一低于该第一临限的第二临限，则该整 数除数被改变以调整储存于先进先出緩沖器的数据量。
3. 如权利要求2所述的一异步先进先出接口 ，其中该第一临限为满讯 号，而该第二临限为空讯号。
4. 如权利要求1所述的一异步先进先出接口，其中当该异步先进先出 接口从一模拟数字转换器接收该数字数据，则该模拟数字转换器的时钟为 该写入时钟；当该异步先进先出接口将该数字数据输出至 一数字模拟转换器，则该 数字模拟转换器的时钟为该读出时钟。
5. 如权利要求1所述的一异步先进先出接口，其中该第一讯号由一低颤动信源所产生。
6. 如权利要求4所述的一异步先进先出接口，其中该异步先进先出緩 冲器、该模拟数字转换器、该数字模拟转换器和该低颤动信源皆位于一单 一整合电路的中。
7. 如权利要求1所述的一异步先进先出接口，其中该读出时钟和该写 入时钟使用一单一参考源。
8. 如权利要求1所述的一异步先进先出接口 ，其中该整数除数为改变 于两连续整数之间。
9. 一异步先进先出接口的操作方法，其中该异步先进先出接口的一读 出时钟和一写入时钟为异步，包括以写入时钟输入数字数据至该先进先出緩冲器； 侦侧储存于该先进先出緩冲器的数据量；将第一讯号除以一被该时钟控制讯号所控制的一整数除数以产生该读 出时钟或写入时钟，藉此调整储存于该先进先出緩沖器中数据量；以及 以该读出时钟从该先进先出緩冲器输出数字讯号。
10. 如权利要求9所述的一异步先进先出接口的操作方法，其中当储存 于该先进先出緩冲器的数据量达到一第一临限或一低于该第一临限的第二 临限，则改变该整数除数以调整储存于该先进先出緩沖器的数据量。
11. 如权利要求10所述的一异步先进先出接口的操作方法，其中该第 一临限为满讯号，而该第二临限为空讯号。
12. 如权利要求9所述的一异步先进先出出接口的操作方法，其中当该 异步先进先出接口从一模拟数字转换器接收该数字数据，则该ADC的时钟 为该写入时钟；当该异步先进先出接口将该数字数据输出至一数字模拟转换器，则该 数字模拟转换器的时钟为该读出时钟。
13. 如权利要求9所述的一异步先进先出出接口的操作方法，其中该第 一讯号由 一低颤动信源所产生。
14. 如权利要求9所述的一异步先进先出出接口的操作方法，其中该整 数除数为改变于两连续整数之间。
15. —种具有异步先进先出接口的电路，包括 一第一电路部，具有产生自一第一信源的一第一讯号；一第二电路部，其依一第二讯号操作且与该第 一 电路部传输至少一笔 数据；一异步先进先出接口，包括一先进先出緩冲装置，耦接于该第一及第二电路部之间，用以緩冲传 输于该第 一及第二电路部间的至少 一笔数据；其中该先进先出缓沖装置依 照一写入时钟输入该自少 一笔数据，且依照一读出时钟输出该至少 一笔数 据；一时钟控制装置，依照储存于该先进先出緩沖装置的数据量输出至少 一时钟控制讯号；以及 一可变整数除法装置，当该至少一笔数据由该第一电路部传送至该第 二电路部时，为该先进先出緩沖器将该第 一讯号除以 一整数除数以产生该 写入时钟，当该至少一笔数据由该第二电路部传送至该第一电路部时，为 该先进先出緩冲器将该第 一 讯号除以 一 整数除数以产生该读出时钟，其中 藉由将该第一讯号所产生的该写入时钟及该读出时钟与该第二讯号为异步。
16. 如权利要求15所述的一种具有异步先进先出接口的电路，其中当 该至少 一笔数据由该第 一电路部传送至该第二电路部时，则该先进先出缓 沖装置依照该第二讯号输出储存于该先进先出緩沖装置的数据，而当该至 少 一笔数据由该第二电路部传送至该第 一 电路部时，则该先进先出缓沖装 置依照该第二讯号输入数据以储存于该先进先出緩冲器中。
17. 如权利要求16所述的一种具有异步先进先出接口的电路，其中， 该第一电路部还包括一射频前端接收器，接收一射频讯号并依照至少一局部讯号降频转换 该射频讯号成至少一模拟讯号；一模4以数字转换器，以该写入时钟转换该至少 一 模4以讯号成该至少一笔数据；其中该至少 一 笔数据依照该写入时钟被输入于该先进先出緩沖装置， 且依照该第二讯号从该先进先出緩冲装置输出。
18. 如权利要求16所述的一种具有异步先进先出接口的电路，其中该 第一电路部还包括一射频前端发送器，依照至少一局部讯号升频转换至少一模拟讯号成 该射频讯号，并发送该射频讯号；一数字模拟转换器，以读出时钟转换该至少一数据成该至少一模拟讯其中该至少一数据依照该第二讯号输入于该先进先出緩冲装置，且依 照该读出时钟从该先进先出緩冲装置输出。
19. 如权利要求15所述的一种具有异步先进先出接口的电路，其中当 储存于该第一先进先出缓沖器的数据量达到一第一临限或一低于该第一临 限的第二临限，该第 一整数除数被改变以调整储存于该第 一先进先出緩沖 器的数据量。
20. 如权利要求19所述的一种具有异步先进先出接口的电路，其中该 第一临限是满讯号，而该第二临限是空讯号。
21. 如权利要求15所述的一种具有异步先进先出接口的电路，其中该 第一电路部还包括一射频前端接收器，用以接收一第一射频讯号，依照至少一局部讯号 降频转换该第一射频讯号成至少一第一模拟讯号；一射频前端发送器，依照该至少一局部讯号升频转换至少一第二模拟 讯号成该第二射频讯号；一模拟数字转换器，以一第一写入时钟转换该至少一第一模拟讯号成 至少一第一数据；一数字模拟转换器，以一第二读出时钟转换该至少 一第二数据成至少 一第二模拟讯号；其中该至少 一 数据包括该至少 一 第 一 数据和至少 一 第二数据；而该先 进先出緩冲装置还包括一第一先进先出緩冲器，耦接于该第一及第二电路部间，依照该第一 写入时钟输入该至少 一第 一数据，依照 一第二时钟输出该至少 一第 一数据； 及一第二先进先出緩冲器，耦接于该第一和第二电路部间，依照该第二 时钟输入该至少 一第二数据，依照一第二读出时钟输出该至少 一第二数据； 该时钟控制装置还包括一第一时钟控制器，依照储存于该第一先进先出緩冲器的数据量输出 一第一写入时钟控制讯号；以及.一第二时钟控制器，依照储存于该第二先进先出緩沖器的数据量输出 一第二读出时钟控制讯号；该可变整数除法装置还包括一第一可变整数除法器，将用以产生该第一写入时钟的该第一讯号除 以 一 由该第 一 写入时钟控制讯号所控制的 一 第 一整数除数，以调整储存于 该第一先进先出緩沖器的数据量；以及一第二可变整数除法器，将用以产生该第二读出时钟的该第 一讯号除 以 一被第二读出时钟控制讯号所控制的 一第二整数除数，以调整储存于该 第二先进先出緩沖器的数据量。
22. 如权利要求21所述的一种具有异步先进先出接口的电路，其中当 储存于该第一先进先出緩冲器的数据量达到一第一临限或一低于该第一临 限的第二临限，该第 一 整数除数被改变以调整储存于该第 一 先进先出緩沖 器的数据量；当储存于该第二先进先出緩沖器的数据量达到一第三临限或一低于该 第三临限的第四临限，该第二整数除数被改变以调整储存于该第二先进先 出緩冲器的数据量。
23. 如权利要求22所述的一种具有异步先进先出接口的电路，其中该 第一和第三临限为满讯号而第二和第四临限为空讯号。
24. 如权利要求15所述的一种具有异步先进先出接口的电路，其中该 第一电路部、该第二电路部和该异步先进先出接口位于一单芯片中。
25. 如权利要求15所述的一种具有异步先进先出接口的电路，其中该 第一信源还包括一电压控制振荡器，依照一控制电压输出一电压控制振荡器讯号；一合成器，耦接该电压控制振荡器，依照一单一参考源和该电压控制 振荡器讯号输出该控制电压；以及一局部信号产生器，耦接该电压控制振荡器，依照该电压控制振荡器 讯号输出至少一局部讯号；其中该第一讯号可由该电压控制振荡器或该局部信号产生器所提供。
26. 如权利要求15所述的一种具有异步先进先出接口的电路，其中该 第二讯号是一高颤动信源。
27. 如权利要求15所述的一种具有异步先进先出接口的电路，其中该 第二讯号是一固定频率讯号。
28. 如权利要求26所述的一种具有异步先进先出接口的电路，其中该 第二讯号由一环式振荡器所产生。
29. 如权利要求15所述的一种具有异步先进先出接口的电路，其中该 第一讯号是一低颤动信源。
30. 如权利要求15所述的一种具有异步先进先出接口的电路，其中该 第一讯号是一可变频率讯号。
31. —种具有一异步接口的收发器的操作方法，包括 接收至少一第一射频讯号； 降频转换该至少 一 第 一射频讯号成至少 一 第 一模拟讯号； 侦侧储存于 一 第 一先进先出缓沖器的数据量；将用以产生一第一时钟的一第一讯号除以一第一整数除数以调整储存 于该第 一先进先出缓沖器的数据量，其中该第 一 整数除数仍依照储存于该 第 一先进先出缓沖器的数据量所控制；以该第 一 时钟转换该至少 一 第 一 模拟讯号成该至少 一 第 一 数据； 以该第 一 时钟输入该至少 一 第 一 数据于该第 一 先进先出緩沖器； 以第二讯号输出该至少一第一数据于该第一先进先出缓沖器，其中该 第一时钟和该第二讯号为异步；以该第二讯号输入至少 一第二数据于的该第二先进先出緩冲器； 侦侧储存于该第二先进先出緩冲器的数据量；将用以产生该第二时钟的该第一讯号除以一第二整数除数以调整储存 于该第二先进先出緩冲器的数据量，其中该第二整数除数为依照储存于该 第二先进先出緩冲器的数据量所控制；以该第二时钟从该第二先进先出緩沖器输出该至少 一 第二数据，其中 该第二时钟和该第二讯号为异步；以该第二时钟转换该至少 一第二数据成至少 一第二模拟讯号；升频转换该至少一第二模拟讯号成至少一第二 RF讯号；以及发送该至少一第二 RF讯号。
32. 如权利要求31所述的一种具有一异步接口的收发器的操作方法， 其中当储存于该第一先进先出緩沖器的数据量达到一第一临限或一低于该 第一临限的第二临限，则该第一整数除数被改变以调整储存于该第一先进 先出緩沖器；以及当储存于该第二先进先出緩冲器的数据量达到一第三临限或低于该第 三临限的一第四临限，则该第二整数除数被改变以调整储存于该第二先进 先出緩冲器。
33. 如权利要求32所述的一种具有一异步接口的收发器的操作方法， 其中该第一和第三临限为满讯号而该第二和第四临限为空讯号。
全文摘要
本发明提供一异步先进先出(FIFO)接口和其操作方法，其中该异步FIFO接口的一读出时钟和一写入时钟为异步。该异步FIFO接口包括一FIFO缓冲器，一时钟控制器和一可变整数除法器。该FIFO缓冲器以该写入时钟输入至少一数据，并以该读出时钟输出该至少一数据。该时钟控制器依照储存于该FIFO缓冲器的数据量输出一时钟控制讯号。该可变整数除法器将用以产生该读出时钟或该写入时钟的一第一讯号除以一由该时钟控制讯号所控制的一整数除数，以调整储存于该FIFO缓冲器的数据量。
文档编号H04B1/40GK101373983SQ20081008313
公开日2009年2月25日 申请日期2008年3月7日 优先权日2007年8月21日
发明者陈则朋 申请人:立积电子股份有限公司