用于差分信号接收的装置和方法

专利名称：用于差分信号接收的装置和方法
技术领域：
背景技术：
许多高速芯片到芯片电输入/输出互连实施为差分数据链路。在这样的系统中，数据比特可以作为信号在正信号路径和负信号路径上来发送。可以通过将两个信号相减并 且对结果进行采样来在接收器处分辨数据比特。在这样的系统中，必须维持信号沿着两个 路径的传播同步以允许信号的准确数据分辨。这通常要求仔细匹配正和负路径长度。然而， 在数据速率超出多个Gb/s (每秒吉比特)时，对内偏斜(intra-pair skew)(例如，在构成 差分链路的一对或者多对接线上的信号之间的飞行时间差)可能限制可实现的误比特率。 对内偏斜也可能与接线寄生以及无源部件和/或有源器件中的失配关联。对内偏斜可能导 致未完全差分的接收信号，因为它们可能有些受原本在非偏斜情况下在差分数据分辨期间 将被抵消的噪声影响。对内偏斜也可能减少接收器的定时裕度。因此，需要改进的设备、系统和方法以解决对内偏斜
发明内容



在类似标号指代类似单元的以下附图中通过示例而非限制方式描述了本发明图1示出了本技术的用于补偿对内偏斜的系统中的示例部件；图2图示了本技术一个实施例中的用于补偿对内偏斜的系统的差分信号及其相 应采样时钟信号；图3示出了本对内偏斜补偿技术的差分信号接收器的一个实施例中的采样器部 件；图4图示了用于双数据速率系统中的对内偏斜补偿的示例接收器部件；图5是示出了本对内偏斜补偿技术的差分链路的信号中的对内偏斜以及钟控信 号的信号图；图6是本对内偏斜补偿技术的一个实施例中的接收器和定时生成部件的框图；图7描绘了本对内偏斜补偿技术的一个实施例中的用于对内偏斜检测和/或量化 的方法的流程图；图8是包括压控延迟线的本技术的另一对内偏斜补偿实施例；并且图9是能够利用压控延迟线来生成多个时钟信号的替代定时生成器的框图。
具体实施例方式参照图1，本技术的用于补偿对内偏斜的系统可以包括差分信号发送器102。差分 信号发送器102将通常由发送时钟信号(“Clk_tx”)定时。发送时钟信号(“Clk_tx”) 控制来自发送器的差分数据信号的发送定时。差分信号发送器102将通常与差分信号链路DL耦合。如图1的实施例中所示，差 分信号链路DL可以包括至少两个接线，比如正信号路径104P和负信号路径104N。在这样 的系统示例中，可以通过(同步地或者以别的方式)沿着正信号路径104P发送高信号和沿 着负信号路径104N发送低信号来代表来自发送器的“1”数据比特。在这样的系统示例中， 可以通过(同步地或者以别的方式)沿着正信号路径104P发送低信号和沿着负信号路径 104N发送高信号来代表来自发送器的“0”数据比特。其它方案也可以用来代表沿着链路的 数据。来自差分信号链路DL的数据比特的相应信号然后可以由差分信号接收器106接收。差分信号接收器106的电路将差分信号链路DL的信号分辨成从差分信号发送器102 发送的数据。如图1中所示，为了补偿在差分链路的信号(例如正信号路径104P的正信号 和负信号路径104N的负信号)之间的偏斜，差分信号接收器106可以实施至少两个时钟信 号，比如第一时钟信号Φ 1和第二时钟信号Φ 2，从而接收器可以根据第一时钟信号Φ1和 第二时钟信号Φ2的定时在不同时间探测或者接收差分链路的信号。例如，差分信号接收 器106可以在时钟信号的控制之下进行相应信号的采样和差分比较。因此，差分信号接收 器106的采样和/或比较电路单元基于第一时钟信号Φ1和第二时钟信号Φ2由定时方案 控制。通常，第一时钟信号Φ1和第二时钟信号Φ2将具有共同定时(即频率)、但是可 能彼此相位不同。例如，可以根据在差分信号链路DL的信号之间的偏斜获得在第一时钟信 号Φ 1与第二时钟信号Φ2之间的相位差或者相位偏移。如这里具体讨论的那样，可以根 据差分链路的预计偏斜来预定这一定时差，或者可以自动检测和测量它，从而可以在系统 执行期间自动优化相位差。图2图示了本技术的差分信号接收器106可以通过实施第一时钟信号Φ1和第二 时钟信号Φ 2来补偿的定时偏斜问题。如这一示例中所示，正信号P参照负信号N具有某 一定时偏斜TS，从而正信号P相对于与负信号N同步的位置有所延迟。在这一差分信号示 例中，数据值由在点AP和AN的信号电平代表。如果差分信号线匹配良好，则正和负信号电 平将同步，从而偏斜TS将在零延迟时间或者附近并且点AP和AN在图2的所示时间轴上具 有共同时间。然而由于飞行时间延迟，正信号P的点AP将在比负信号的点AN更晚的时间 由差分接收器接收。因此在典型差分接收器中，与点AP和AN关联的实际信号电平可能不 能用来差分分辨在这些点的两个信号的数据。实际上，正和负信号在时间t2的信号电平可 以用于差分分辨由AP和AN代表的数据。这可能导致数据分辨误差。差分接收器106实施 不同时钟(例如Φ1和Φ2)，从而通过主动调节正信号P和负信号N中的至少一个信号的 时间以补偿它们之间的偏斜来进行由信号代表的数据的分辨。因此，正信号在时间t3的值 和负信号在时间t2的值依然可以在共同时间用于分辨由信号代表的数据，即使正信号和 负信号的电平仍然在不同时间到达差分接收器。图3示出了可以被实施成用先前提到的时钟信号补偿这样的对内偏斜的差分信号接收器306的示例部件。在这一实施例中，差分信号接收器306包括差分判决电路307 以及采样器308A和308B。采样器308A和308B与差分链路DL的接收器端RE耦合。通常， 采样器308A和308B可以由分别配置成跟踪和保持差分信号链路DL的信号的开关和电容 器形成。在这一实施例中，采样器308A和308B对正和负信号的采样分别由第一时钟信号 Φ 1和第二时钟信号Φ2控制。例如，各采样器中的晶体管的栅极或开关可以与不同时钟信 号之一耦合以控制各采样器的电容器中对差分信号的信号电平之一的保持。因此当如图2 中所示定时时，采样器可以在它的相应采样器中(例如在采样器的电容器中)将正和负信 号中的至少一个信号保持足以补偿以正和负信号中的另一信号为参照的延迟的时间量。差分判决电路307可以由差分采样器和/或差分限幅器(未示出)形成以比较来 自采样器308Α、308Β的信号并且以差分方式根据比较的信号来确定接收的数据比特。差分 判决电路307通过确定来自正信号P的采样是否大于来自负信号N的采样将数据比特有效 地确定为信号差。因此，在来自正信号的采样为高而来自负信号的采样为低时电路输出高 信号。反言之，在来自正信号的采样为低而来自负信号的采样为高时电路输出低信号。在 这一操作中，差分判决电路307可以由第三时钟信号CtS钟控。第三时钟信号CtS可以可 选地与第一时钟信号Φ1和第二时钟信号Φ2中的较晚时钟信号的反信号同步。在操作中，差分信号发送器302将分别由正信号Ptl和负信号Ntl代表的数据信 号接近或者基本上同步地驱动到差分信号链路DL的正信号路径304Ρ和负信号路径304Ν。 也由于来自差分信号链路DL的所示路径长度失配的飞行时间延迟的结果，正信号Pt2和负 信号Nt2失同步地到达差分信号链路DL的接收器端RE。在正信号Pt2如图3中所示滞后 于负信号Nt2的情况下，采样器308B将负信号Nt2的值保持足以补偿延迟的时间。因此， 当这些部件与典型差分判决电路307组合时，可以通过在共同时间比较正信号和负信号来 有效地确定信号差以分辨接收的信号。尽管图3图示了正信号Pt2的滞后，但是将理解比 如如果正信号路径304P的长度短于负信号路径304N的长度，则差分信号接收器306的电 路也可以解决负信号N相对于正信号P的滞后。在图4中示出了差分信号接收器406的另一实施例。在这一实施例中，设备在双数 据速率同步系统中实施对内偏斜补偿。在这样的系统中，通过在系统时钟的上升和下降沿 均传送数据来按照提供的系统时钟信号协调数据操作。差分信号发送器402以及包括正信 号路径404P和负信号路径404N的差分信号链路DL相应于图3的实施例的那些部件。然 而在这一实施例中，差分信号接收器406包括由图3的第一、第二和第三时钟信号及其反信 号交替地钟控的两组图3的实施例的接收器部件。因此，差分信号接收器406包括耦合成跟踪和保持正信号路径404P的采样器408A 和408C以及耦合成跟踪和保持负信号路径404N的采样器408B和408D。各采样器408A、 408B、408C、408D分别配置有用于这一目的的开关410A、410B、410C、410D和电容器412A、 412B、412C、412D。四个开关例如可以实施为NMOS通行门(passgate)，这些通行门在它们的 相应时钟信号为高时闭合而在它们的相应时钟信号为低时打开。第一差分判决电路407-1 用如下采样值分辨接收数据，这 些采样值来自已经分别基于第一时钟信号Φ 1和第二时钟 信号6 2对差分信号链路01^进行采样的采样器4084和4088。第二差分判决电路407-2采 用如下采样值分辨接收数据，这些采样值来自已经分别基于第一时钟信号Φ 1的反信号和 第二时钟信号Φ 2的反信号(即Φ1-杠和Φ 2-杠)对差分信号链路DL进行采样的采样器408C和408D。在该实施例中，第一差分判决电路407-1由第三时钟信号6s钟控，该信 号可以是第一时钟信号和第二时钟信号62中的较晚信号的反信号。另外，第二差分 判决电路407-2由第三时钟信号小s的反信号(即小s-杠)钟控。在图5的信号图中图示了与图4的实施例的操作关联的信号。正信号P和负信号 N联合地代表顺序发送的数据信号“0010011”。然而，通过正信号P参照负信号N有所延 迟来图示对内偏斜。第一时钟信号及其反信号(即杠)交替地控制正信号P的 顺序采样的保持定时，而第二时钟信号6 2及其反信号(即6 2-杠)交替地控制负信号N 的顺序采样的保持定时。信号VA构成通过使用第一时钟信号和第二时钟信号62从 正信号P和负信号N中减去采样来形成的那些信号的差模，但是由于这些时钟相对于正信 号和负信号的单位间隔的更低频率，所以VA基于每隔一个数据间隔的采样的相减(例如 “0-1-0-1”)。因而，当第三时钟cts的上升沿用于分辨来自VA的数据时，可以根据VA确定 每隔一比特。类似地，信号VB构成通过使用第一时钟信号的反信号(即杠)和第二 时钟信号小2的反信号(即6 杠)从正信号P和负信号N中减去采样来形成的那些信 号的差模，但是由于这些时钟相对于正信号和负信号的单位间隔的更低频率，所以VB基于 每隔一个数据间隔的采样的相减(例如“-0-0-1-”)。因而，当第三时钟的反信号小s (即 小s-杠)的上升沿用于分辨来自VB的数据时，可以根据VB确定没有根据VA确定的每隔一 个数据比特。以这一方式，可以对双数据速率数据系统实施对内补偿。尽管可以在设计时基于预计对内偏斜来预定和预设时钟信号，但是对内偏斜技术 的实施例也可以包括定时生成电路以在系统执行期间或者在发送测试数据的校准模式中 以动态方式优化各种时钟信号的设置。在图6中图示了用于这一目的的适当示例的实施 例。在图6的实施例中，差分信号发送器602、正信号路径604B、负信号路径604N和差分信 号接收器606可以如参照图1和图2和图3讨论的那样来构造和操作用于分辨如图6中表 示为“DataRx”的接收数据。因此，差分信号接收器可以包括分别由第一时钟信号 1和第 二时钟信号62钟控的采样器608A和608B。可以用先前描述的方式用差分判决电路607-1 从这些采样器分辨数据。然而，系统也可以可选地实施用于差分电路DL的边沿采样的采样器608C、608D。 用第一边沿时钟信号 le实施采样器608C使得它将在传入正信号P的数据眼边沿对该信 号进行时间采样和保持。类似地，用第二边沿时钟信号6 实施采样器608D使得它将在 传入负信号N的数据眼边沿对该信号进行时间采样和保持。附加差分判决电路607-2以比 如先前参照差分判决电路607-1描述的方式这样的差分方式比较采样器608C、608D的输出 来输出边沿信号(“EdgeRx”)。差分判决电路607-2由设置成对差分判决电路607-2的操 作进行定时的第三边沿时钟信号ctse进一步定时。这一信号可以设置成与第一边沿时钟 信号和第二边沿时钟信号中的较晚信号的反信号同步。除了这些单元之外，该实施例也实施时钟和数据恢复电路660、偏斜检测器662、 加法器663A、663B、相位混合器664A、664B、664C、最大值选择器电路666和锁相环668。这 些附加部件如图6中所示辅助生成第一时钟信号61、第二时钟信号62和第三时钟信号 小s及其相应反信号(即(Me、小2e和小se)。向时钟和数据恢复电路660供应接收数据DataRx和边沿信号的EdgeRx的输出。时钟和数据恢复电路660可以是输出如下信号的常规电路，该信号用于检测与来自接收数 据DataRx和边沿信号的EdgeRx的差分信号的数据眼中心关联的定时。在图6中表示为 DCDR的它的输出代表与确定的定时关联的数字值。该输出又可以在相位混合器的调节中使 用，用于调节生成的时钟信号的相位。也向偏斜检测器662供应接收数据DataRx的输出。偏斜检测器662量化在正信 号P与负信号N之间的偏斜或者相位差。可选地，偏斜检测器662也可以根据偏斜检测器 所用方法供应有边沿信号EdgeRx。偏斜检测器662可以包括实施如这里具体讨论的图7中 所示方法之一的逻辑电路。图6中表示为D偏斜/2的偏斜检测器662的输出代表与确定 的偏斜时间的一半关联的数字值。该输出又可以在相位混合器的调节中使用，用于调节生 成的时钟信号的相位(在这一情况下为时钟信号Φ1与Φ 2之间的相位差)。根据系统的 信号条件和实施方法，D偏斜的值可以为正或者负。可以在加法器663Α、663Β中组合时钟和数据恢复电路660的输出与偏斜检测器662的输出。加法器663Α将偏斜检测器的输出取反并且将它与时钟和数据恢复电路660 的输出相加。加法器663Α的输出代表用于第一相位混合器664Α的相位设置(D⑶R-D偏斜 /2)。该相位设置允许相位混合器664Α生成具有比如图2中所示相位这样的相位的第一时 钟信号Φ1。相位混合器664Α也可以生成第一时钟信号的反信号(例如Φ10。在由相位 设置(DCDR-D偏斜/2)提供的选择控制之下，相位混合器664Α以在第一时钟信号Φ 1及其 反信号的所需相位产生时钟信号这样的方式组合从PLL 668提供的参考时钟信号。尽管图 6示出了产生四个参考时钟的锁相环668，这些参考时钟可以是基于未示出的系统时钟的 一组正交参考时钟，锁相环668可以针对相位混合器664A、664B、664C产生更少或者更多这 样的参考时钟。类似地，加法器663B将来自时钟和数据恢复电路660的输出和偏斜检测器662的 输出相加。加法器663B的输出代表用于第二相位混合器664B的相位设置(D⑶R+D偏斜 /2)。这一相位设置允许相位混合器664B生成具有比如图2中所示相位这样的相位的第二 时钟信号Φ2。相位混合器664B也可以生成第一时钟信号的反信号(Φ2θ)。在由相位设 置(DCDR+D偏斜/2)提供的选择控制之下，相位混合器664Β以在的第二时钟信号Φ 2及其 反信号的所需相位产生时钟信号这样的方式组合从PLL 668提供的定时信号。最后，向最大值选择器666供应两个相位设置(例如(D⑶R+D偏斜/2)和(D⑶R-D 偏斜/2))。最大值选择器666选择两个相位设置中的较大值并且向第三相位混合器644C 输出该较大值。因此，根据较大值，第三相位混合器664C将以相同方式并且与相位混合器 664Α或者相位混合器664Β生成的时钟信号基本上同步地生成时钟信号。相位混合器664C 的输出是在第三时钟信号Φ s及其反信号的所需相位的输出信号。尽管图6中所示系统实施例实施与图1和图3中所示差分信号接收器类似的差分 信号接收器，但是电路可以容易地修改成适合于与图4中所示双数据速率版本一起使用。 在这样的实施例中，相位混合器664Α、664Β和664C将产生频率与半数据速率相等的时钟信 号，其中正和反版本用于交替的数据采样路径。因而，可以添加附加的相位混合器以产生分 别与Φ1和Φ2正交的边沿采样时钟。类似地，将向差分信号接收器添加更多采样器和差 分判决电路，从而它将相应于图4中所示接收器设备。如前文提到的那样，图7是图6中所示偏斜检测器662的逻辑电路可以实施的示例方法的流程图。在一个实施例中，梯度下降方法可以用来量化在正信号P与负信号N之 间的偏斜或者相位差。在步骤770中，初始化该方法以将偏斜变量(“D偏斜”)设置成0。 类似地，方向变量(“Dir”)设置成+1而质量变量(“质量”)初始地设置成0。在步 骤771中，确定以当前设置的偏斜变量D偏斜为基础的系统性能质量的新测 量(“新Q”)。例如，图6中所示差分信号接收器606接收的数据(例如DataRx)可以由 误比特率电路(未从图6的偏斜检测器662单独地示出)用来确定误比特率(BER)。在这 一情况下，误比特率电路确定的值或者其函数如1/BER可以用作新的质量测量(“新Q”)。 取而代之，偏斜检测器662可以被实施成评估正信号P和负信号N的差分模式的水平眼开 口的宽度或者竖直眼开口的高度的质量。例如，一种按照数据眼的宽度或者水平开口来测 量这一质量的方式发送已知数据模式(例如“101010... ”)并且测量允许准确接收已知数 据模式的定时裕度。取而代之，如果发送器被实施成发送平稳变化信号如正弦曲线，则可以 按照接收眼的幅度来测量质量。幅度在两个差分输入具有零相位偏移时为最大值。在这样 的情况下，除了接收数据(例如DataRx)的信息之外，检测器还可以利用基于边沿信号(例 如EdgeRx)的信息以评估宽度或者高度。在任一情况下，宽度或者高度测量然后可以用作 新的质量测量(“新Q”)。所述质量评估方法可以可选地包括偏斜检测逻辑以暂时地控制接收器的参数如 DCDR而又进行“质量”测量。将理解这一类控制中涉及到的信号路径，但是为了简化本技术 的说明，在图6中未明确示出这些路径。例如在偏斜检测器的控制逻辑之下，已知测试数据 模式可以由差分接收器依次接收，其中DCDR信号递增改变而又维持现有D偏斜值。然后可 以比较接收的数据与数据的已知模式以确定是否准确地接收数据。这样的步骤可以用来测 量接收的数据信号的有效水平眼开口作为质量测量。处理流程然后进行到步骤772。在步骤772中，比较先前质量变量和新测量(“新 Q”)。如果新测量大于先前设置的质量，则处理进行到步骤773。否则，如果不是这样，则处 理进行到步骤775。在步骤775中，通过将先前设置的方向值Dir取反来改变方向值。在步 骤773中，按照当前设置的方向值Dir来修改偏斜变量D偏斜。处理然后进行到步骤774。在步骤774，将质量变量设置成来自步骤771的用于确定系统当前性能质量的过 程确定的新质量值。处理然后回到步骤771。以这一方式，该方法反复地增加和减少偏斜变量D偏斜，从而它将停留于如下值 或者附近，该值将质量测量维持于最佳或者所需水平。然后将偏斜变量减半以形成偏斜检 测器622的输出。鉴于Φ1与Φ 2之间的相位差，整个信号接收器可以视为未以真正差分方式操作。 具体而言，由于在响应于Φ1和Φ 2的不同时间感测P和N信号，所以P和N共有的任何动 态噪声信号可以转换成差分采样。这使接收器对高频共模噪声源如电源噪声和串扰敏感。 随着Φ1与Φ2之间的相位差增加，接收器变得对低频共模噪声源更敏感，从而潜在地导致 对所需信号的更大破坏。因而在一些实施例中，Φ1与Φ2之间的最佳相位差可以小于接 收的P与N信号之间的相位差以便平衡偏斜纠正的益处与由于非同时采样而由共模对差模 转换引起的误差。由于图7的方法响应于所需信号质量测量而不直接响应于P与N信号之 间的测量相位差，所以能够平衡这些效果以确定最佳采样时钟相位差。然而在其它实施例 中，特别是在已知共模噪声为相对次要的因素时，测量P与N信号之间的相位差并且直接使用测量结果设置Φ1与Φ 2之间的相位差可能就足够了。在图8中所示一个替代的对内偏斜补偿实施例中，差分信号接收器806可以运用 压控延迟线810Α、810Β。压控延迟线(VCDL)各自具有为了增加或者减少向它们的相应输 入施加的延迟而可以调节的控制输入电压信号V1、V2。例如，如图8中所示，差分信号发送 器802在差分信号链路DL上发送数据。在所示示例中，正信号路径804P的长度相对于负 信号路径804N的负信号N延迟正信号P。然而，通过相对于输入电压信号Vl增加输入电压 信号V2使得V⑶L810B添加比V⑶L 810A更长的延迟，负信号Nt3可以与正信号Pt3基本 上同步地到达差分判决电路807以便使差分判决分辨数据。图9图示了适当定时生成器990，该生成器可以取代图6的相位混合器664A-C和 最大值选择器666。定时生成器990包括差分数字到模拟转换器992、模拟复用器996和压 控延迟线994A、994B、994C。基于可以如先前所述基于来自时钟和数据恢复电路960的输入 由偏斜检测器962确定的偏斜值D偏斜，差分模拟到数字转换器992电路将数字值D偏斜 转换成两个电压信号(例如Vl和V2)，从而模拟电压信号值之差对应于偏斜值D偏斜。向 压控延迟线994A、994B的输入信号是共同⑶R时钟信号Φ⑶R，其产生自时钟和数据恢复 电路960和相位混合器964，其被实施成对准它的相位使得最终采样时钟与从差分链路恢 复的接收数据信号对准。时钟信号Φ CDR的相位可以基于来自锁相环968以及常规时钟和 数据恢复逻辑块960的输入由相位混合器964生成。向压控延迟线994C的输入信号是也 可以由时钟和数据恢复电路960以及相位混合器964生成的共同CtCDR时钟信号的反信号 (即 Φ CDR-杠)。
然后施加电压信号Vl和V2以分别控制压控延迟线994Α和994Β的延迟。由于电 压信号Vl与V2之差相应于差分链路的正和负路径的检测偏斜数量，所以压控延迟线994Α 和994Β的相应输出将是第一时钟信号Φ 1和第二时钟信号Φ2。因而，第一时钟信号Φ1 和第二时钟信号Φ2相对于彼此相位相差相应于差分链路的正与负路径之间的偏斜比较的量。最后，可以向复用器996输入电压信号Vl和V2以选择二者中的较大者用于设置 对压控延迟线994C的延迟控制以生成第三时钟信号φ8。复用器996的控制线可以由逻辑 电路(未示出)设置，如果偏斜值D偏斜大于零(D偏斜> 0)则设置为高或者如果偏斜值 D偏斜不大于零则设置为低。当D偏斜大于0时，那么Vl也大于V2。因此，复用器在这一 情况下将选择VI。可选地，也可以实施定时生成器990用于生成Φ1、Φ2和Φ s时钟信号的反信号， 从而如先前讨论的那样在双数据速率系统的差分信号接收器中使用定时生成器。在这一情 况下，可以向三个附加压控延迟线添加如图9中所示电压信号控制的相同结构。然而，将向 三个附加压控延迟线施加⑶R时钟信号Φ⑶R的反信号(即Φ⑶R-杠)。因此，三个附加 压控延迟线将产生用于与如先前讨论的双数据速率接收器一起实施的Φ1-杠、Φ 2-杠和 Φ S-杠时钟信号。如这里讨论的那样，差分信号链路DL和差分信号接收器部件可以形成数字处理 设备、计算机、计算机外设、图形处理设备、存储器芯片和系统(例如RAM应用)、游戏控制 台、监视器、数字电视、机顶盒、移动设备等的集成电路之间或者中的信号连接或者是这些 信号连接的部分。举例而言，电路可以实施为如数字计算机中常用的中央处理单元或者CPU的部分或者可以实施为CPU与其它电路芯片之间的中间电路。如这里讨论的电路可以并入 于处理器如CPU与高速缓存存储器之间的通信路径中。因此，接收的数据信号可以是在共 同装置的电路部件之间发送而未在载波上调制或者解调的基带数据信号。本技术也可以根 据协议如PCI Express, Serial ATA和其它协议实施为点到点连接的单元。本技术也可以 与总线连接(即如下布置，其中向连接到相同导体的多个设备发送相同信号)一起使用。如 这里讨论的实施例甚至可以形成一个或者多个存储器与存储器控制器之间的通信路径。一般而言，在这里呈现的对内偏斜补偿技术中实施的各电路可以由基于金属氧化 物半导体(MOS)技术的诸如迹线、电容器、电阻器、晶体管等电子元件构造而且也可以使用 其它技术如双极技术或者其中可以实现由信号控制的电流流动的任何其它技术来实施。另外，可以使用制作集成电路的自动化系统来构造这些电路。例如，所述部件和系统可以用对制作集成电路块进行控制的电路形成装置基于用于这样做的设计控制指令 来设计为一个或者多个集成电路或者集成电路的一个或者多个部分。指令可以是以例如 存储于计算机可读介质如磁带或者光盘或者磁盘中的数据形式。设计控制指令通常对数 据结构或者其它信息进行编码，这些数据结构或者信息描述可以物理上创建为集成电路 块的电路。虽然任何适当格式可以用于这样的编码，但是通常用Caltech Intermediate Format (CIF)、Calma GDS II Stream Format (GDSII)或者电子设计互换格式(EDIF)编写 这样的数据结构。集成电路设计领域技术人员可以根据上述类型的示意图和对应描述来开 发这样的数据结构并且在计算机可读介质上对数据结构进行编码。集成电路制作领域技术 人员然后可以使用这样的编码数据以制作包括这里所述一个或者多个电路的集成电路。在前文描述中和在附图中阐述具体术语和附图符号以提供对本技术的透彻理解。 在一些实例中，术语和符号可以意味着并非实施本发明所必需的具体细节。例如，虽然这里 已经使用术语“第一”、“第二”和“第三”，但是除非另有指明则该用语并非为了提供任何指 定顺序或者限制而仅辅助说明本技术的单元。另外，虽然已经参照具体实施例在这里描述 了本发明，但是将理解这些实施例仅举例说明本技术的原理和应用。因此将理解可以对示 例实施例进行许多修改并且可以设计其它布置而不脱离本发明的精神实质和范围。例如，如先前所示，本技术可以由包括电路的接收器形成，其中该电路产生接收的 数据比特。该电路还可以通过基于第一相位的时钟信号感测第一信号路径上的第一发送信 号并且通过基于第二相位的时钟信号感测第二信号路径上的第二发送信号来生成数据比 特。另外，第二相位可以从第一相位偏移。然而，也可以实施其它实施例。例如，尽管前面描述的一些实施例，比如图3的实 施例，已经举例说明了在正信号路径304P和负信号路径304N中的各信号路径的接收器端 RE处的单个采样器，但是可以根据这里描述的原理在差分判决电路307之前级联附加的采 样器以允许补偿差分链路DL的路径之间的更大偏斜。另外，虽然明确讨论有线信道，但是无线信道也可以与接收器技术一起实施，从而 可以使用例如通过在本技术的电路块之间发送的红外线数据信号或者电磁数据信号来操 作的无线发送器和接收器在芯片之间产生和接收差分信号。类似地，信道可以用电容、电感 和/或光学原理来实施并且可以使用部件用于这样的信道，比如能够通过这样的信道来发 送数据的发送器和接收器技术。
权利要求
一种接收器，包括第一采样器，接收第一信号并且基于第一相位的时钟信号来生成第一采样；第二采样器，接收第二信号并且基于第二相位的时钟信号来生成第二采样；以及比较器，使用所述第一和第二采样来生成数据比特，其中所述第一与第二相位不同。
2.根据权利要求1所述的接收器，其中每个采样器包括晶体管和电容器。
3.根据权利要求1所述的接收器，还包括定时生成器，生成所述第一相位的时钟信号 并且生成所述第二相位的时钟信号。
4.根据权利要求1所述的接收器，还包括相位优化电路，所述相位优化电路基于接收 器的性能确定相位偏移并且基于所述确定的相位偏移来设置所述第一相位和所述第二相 位中的至少一个相位。
5.根据权利要求1所述的接收器，还包括第三采样器，接收所述第一信号并且基于第三相位的时钟信号来生成第三采样； 第四采样器，接收所述第二信号并且使用第四相位的时钟信号来生成第四采样；以及 比较器，使用所述第三和第四采样来生成数据比特，其中所述第三相位的时钟信号为所述第一相位的时钟信号的反信号，并且其中所述第 四相位的时钟信号为第二相位的时钟信号的反信号。
6.一种从差分驱动器接收发送的数据比特的方法，包括使用第一定时信号对第一信号路径的第一发送信号进行采样以确定第一采样值； 使用第二定时信号对第二信号路径的第二发送信号进行采样以确定第二采样值；并且 从所述第一采样值和所述第二采样值分辨接收的数据比特值， 其中所述第一定时信号和所述第二定时信号具有不同相位。
7.根据权利要求6所述的方法，其中所述分辨包括比较所述第一采样值和所述第二采 样值并且对所述比较的结果进行采样。
8.根据权利要求6所述的方法，还包括导出所述第一定时信号和所述第二定时信号，从而在所述定时信号之间的相位偏移对 应于在所述第一发送信号与所述第二发送信号之间的相位延迟的至少部分。
9.根据权利要求8所述的方法，其中所述导出包括混合多个时钟信号以形成所述第一 时钟信号和所述第二时钟信号。
10.根据权利要求8所述的方法，其中所述导出包括通过评估所述接收的性能质量来 设置所述相位偏移。
11.一种用于接收发送自差分驱动器的数据的方法，包括延迟正信号路径的第一值和负信号路径的第二值，以生成第一和第二延迟值； 差分地比较来自负信号路径和正信号路径的延迟值，以生成比较值；以及 采样比较值以确定接收的数据比特。
12.一种用于恢复来自差分信号路径的数据的接收器，所述差分信号路径具有在所述 差分信号路径的正与负线之间的定时偏斜，所述接收器包括由生成为具有相位偏移的时 钟信号控制的用于对差分信号路径进行采样的装置；以及差分判决装置，用于分辨从所述 用于采样的装置输出的数据。
13.根据权利要求12所述的接收器，还包括用于通过评估所述接收器的性能质量来检 测相位偏移并且根据所述检测的偏移来生成所述时钟信号的装置。
14.根据权利要求12所述的接收器，其中所述采样装置包括第一采样器和第二采样ο
15.根据权利要求12所述的接收器，其中所述差分判决装置包括差分采样器。
16.根据权利要求15所述的接收器，其中所述差分判决装置由相位与具有相位偏移的 时钟信号中的较晚时钟信号的反信号近似同步的时钟信号所控制。
17.一种其上具有计算机可读信息的信息承载介质，所述计算机可读信息用于控制电 路形成装置以形成包括差分信号接收器的集成电路块，所述计算机可读信息包括用于形成至少一个接收器电路以从第一和第二信号路径接收差分信号的指令； 用于形成所述接收器电路的第一采样器电路以接收所述第一信号路径的指令，所述第 一采样器电路由第一时钟信号控制；用于形成所述接收器电路的第二采样器电路以接收所述第二信号路径的指令，所述第 二采样器电路由第二时钟信号控制；用于形成定时生成器以生成彼此具有相位偏移的第一时钟信号和第二时钟信号的指令。
18.根据权利要求17所述的信息承载介质，还包括用于形成所述接收器电路的差分采样器电路的指令，所述差分采样器电路具有与所述 第一采样器电路的输出和所述第二采样器电路的输出耦合的输入。
19.根据权利要求18所述的信息承载介质，还包括用于形成差分限幅器电路的指令，所述差分限幅器电路具有与所述差分采样器电路的 输出耦合的输入。
20.根据权利要求19所述的信息承载介质，还包括用于形成偏斜检测电路以检测在所述第一和第二信号路径的信号之间的偏斜的指令。
21.一种用于传送数据的系统，包括 差分信号发送器；差分信号路径，与所述差分信号发送器耦合； 差分信号接收器，所述差分信号接收器包括第一采样器，接收差分信号路径的第一信号并且基于第一相位的时钟信号来生成第一 采样；第二采样器，接收差分信号路径的第二信号并且使用第二相位的时钟信号来生成第二 采样；以及比较器，使用所述第一和第二采样来生成数据比特， 其中所述第一和第二相位不同。
22.根据权利要求21所述的系统，其中所述接收器还包括偏斜检测器，通过对所述接收器的性能质量进行评估来检测相位偏移并且利用检测的 偏移，生成所述第一与第二相位的时钟信号。
23.根据权利要求21所述的系统，其中所述接收器还包括偏斜检测器，通过对所述接收器的性能质量进行评估来检测相位偏移并且利用检测的偏移，生成所述第一与第二相位的时钟信号。
24.根据权利要求23所述的系统，其中所述接收器和发送器为存储器控制器或者存储 器的通信路径的单元。
25.一种集成电路，包括第一采样器，接收差分信号路径的第一信号，所述第一采样器由第一时钟信号控制；第二采样器，接收差分信号路径的第二信号，所述第二采样器由第二时钟信号控制；差分采样器，具有与所述第一采样器和所述第二采样器耦合的输入，以从所述第一采 样器和所述第二采样器的输出来分辨接收的数据值；定时生成器，生成彼此有相位偏移的第一时钟信号和第二时钟信号。
26.根据权利要求25所述的集成电路，还包括偏斜检测器，通过对所述集成电路的性 能质量进行评估来检测所述相位偏移。
27.一种存储器，包括多个数据存储单元；差分接收器，与所述数据存储单元耦合以接收用于存储于所述多个数据存储单元中的 数据值；其中所述差分接收器包括第一采样器，接收差分信号路径的第一信号，所述第一采样 器由第一时钟信号控制；第二采样器，接收所述差分信号路径的第二信号，所述第二采样器 由第二时钟信号控制；以及差分采样器，具有与所述第一采样器和所述第二采样器耦合的 输入，以从所述第一采样器和所述第二采样器的输出中分辨接收的数据值，定时生成器，生成彼此具有相位偏移的第一时钟信号和第二时钟信号。
28.根据权利要求27所述的存储器，还包括偏斜检测器，通过对所述差分接收器的性 能质量进行评估来检测所述相位偏移。
29.根据权利要求28所述的存储器，其中所述定时生成器包括至少一个时钟和数据恢 复电路、至少一个锁相环电路和至少一个相位混合器。
30.根据权利要求29所述的存储器，其中所述多个数据存储单元包括动态随机存取存 储器的数据存储单元。
31.一种存储器，包括多个数据存储单元；差分接收器，与所述数据存储单元耦合以接收用于存储于所述多个数据存储单元中的 数据值；其中所述差分接收器包括第一受控的延迟线，以延迟差分信号路径的第一信号；第 二受控的延迟线，以延迟所述差分信号路径的第二信号；以及差分采样器，具有与所述第一 受控延迟线和所述第二受控延迟线耦合的输入，以从所述第一受控延迟线和所述第二受控 延迟线的输出中分辨接收的数据值。
32.根据权利要求31所述的存储器，其中所述多个数据存储单元包括动态随机存取存 储器的数据存储单元。
全文摘要
一种差分信号接收器106实施用于改进差分信道上的数据传送的对内偏斜补偿。在一个实施例中，接收器通过具有不同相位的多个时钟来实施采样，从而可以单独地或者个别地调节差分信道的信号的时间，以考虑它们之间的偏斜从而可以针对数据分辨来差分比较它们。在一个实施例中，正采样器和负采样器由不同时钟信号控制以在不同时间允许对代表差分信道上的数据比特的正和负信号的采样和保持。差分判决电路然后可以使用不同时钟信号中的较晚信号来差分分辨数据。用于产生偏移时钟的定时生成电路可以包括偏斜检测器，该偏斜检测器允许根据与差分信道的信号关联的偏斜来动态调节不同时钟信号。
文档编号H04L7/033GK101884192SQ200880118966
公开日2010年11月10日 申请日期2008年10月29日 优先权日2007年12月6日
发明者B·S·雷伯维兹, J·金, 李海昌 申请人:拉姆伯斯公司