专利名称：一种中低速准同步复接装置的制作方法
技术领域：
本实用新型涉及通信领域中采用准同步复接方式的辅助复接设备。本装置适用于
中小容量的散射通信系统的级联通信。
背景技术：
现有散射通信设备的辅助复接器一般采用同步复接方式，复接时钟锁定在群路时 钟源上，分接时钟锁定在解调时钟上，这样辅助复接装置就同步在群路时钟源上。在有多个 设备级联时，锁相环逐级锁定在前一级时钟上，由于锁相环会引入额外的时钟频偏和抖动， 特别是时钟经过调制解调后，引入的频偏和抖动比较大，当串联设备比较多时，时钟频偏和 抖动的积累会超出某个设备锁相环的工作范围，导致整个系统不能正常工作。在准同步复 接方式中，复接和分接时钟锁定在散射设备内部的高稳定时钟源上，利用码速调整技术，使 时钟经过散射设备传输后引入的频偏和抖动减小，在同样数目设备级联时，准同步复接方 式比同步复接方式能稳定工作。但是如果采用传统的模拟锁相环，在时钟不连续时频偏和 抖动瞬间比较大，中低速准同步复接和高速准同步复接又有很大的不同，特别是在最关键 的分接部分读出时钟的处理上，不能直接延用高速准同步复接的方法，必须考虑新的方法。
实用新型内容本实用新型的目的在于避免上述背景技术中的不足之处为中小容量散射通信提 供一种可靠的辅助复接装置。在准同步分接端用DDS(NCO)代替了传统的模拟锁相环电路， 克服了模拟锁相环在时钟不连续时有比较大的抖动和频偏的缺点，在分接端巧妙估算出复 接端的速率，通过调整DDS的频率控制字来调整分接时钟的频率和相位，使中低速准同步 复接装置的抖动和频偏非常小，经验证完全满足各级设备时钟对抖动、频偏的要求。本装置 适用于许多设备级联的中小容量散射通信。本实用新型还具有集成化程度高、电路简单、体 积小、使用方便、性能稳定可靠等优点。 本实用新型的目的是这样实现的 —种中低速准同步复接装置，包括复接部分和分接部分，复接部分，由异步存储 器、地址比较器逻辑模块、码速调整器逻辑模块、同步复接器组成；分接部分，由同步分接 器、异步存储器、码速恢复器逻辑模块，还包括读出时钟控制器逻辑模块，读出时钟NCO模 块，其中复接部分，异步存储器的钟码输入端口 1连接群路接口的接收端口 ，异步存储器的 钟码输出端口 2连接码速调整器逻辑模块的钟码输入端口 1，同步复接器的输出端口 2连接 调制器的接收端口 ，同时，异步存储器的写地址输入端口 3和读地址输入端口 4连接到地址 比较器逻辑模块的输入端口 l，地址比较器逻辑模块的输出端口 2连接到码速调整器逻辑 模块的输入端口 2，码速调整器逻辑模块的输出端口 3连接到同步复接器的输入端口 1 ; 分接部分，同步分接器的输入端口 1连接解调接口的输出端口，同步分接器的输 出端口 2连接码速恢复器逻辑模块的输入端口 l，码速恢复器逻辑模块的输出端口 2连接到 异步存储器的输入端口 l，异步存储器的钟码输出端口 2连接群路接口的输出端口，同时，
3异步存储器的写地址输入端口 3和读地址输入端口 4连接到读出时钟控制器逻辑模块的输 入端口 l，码速恢复器逻辑模的输出端口 3连接到读出时钟控制器逻辑模块8的的输入端 口 2，读出时钟控制器逻辑模块的输出端口 3连接到读出时钟NC0模块的输入端口 l，读出 时钟NCO模块的输出端口 2连接到异步存储器的输入端口 5。 本实用新型具有如下优点 1.本实用新型在同一个装置内完成复接和分接功能。传统的分接部分采用模拟锁 相环来平滑插入或删除的时钟，由于锁相环对频偏、抖动、带宽等的限制，使用不是很灵活， 而且会引入额外的抖动和频偏。本装置利用NCO(DDS)来调整读出时钟，在频率控制字的处 理上采用了和高速准同步复接不同的方法，经验证可以很好的满足抖动、频偏等要求，时钟 经过调制和解调后弓I入的抖动、频偏很小。 2.本实用新型各部件采用大规模可编程集成电路制作，可灵活使用于多种速率同 步数据的准同步传输，修改移植方便，同时还具有电路简单、体积小、成本低廉、性能稳定可 靠等优点，在工程中实用性强。
图1是现有的准同步复接装置的复接部分的原理方框图； 图2是现有的准同步复接装置的分接部分的原理方框图； 图3是本实用新型实型复接部分的原理方框图； 图4是本实用新型实型分接部分的原理方框图。
具体实施方式图1、图2中，现有的准同步复接装置的各部件及连接关系如图1、图2，其中在分 接部分采用了模拟锁相环来平滑插入或删除的时钟，由于锁相环对频偏、抖动、带宽等的限 制，使用不是很灵活，而且会引入额外的抖动和频偏。 参照图3、图4，本实用新型复接部分由异步存储器1、地址比较器逻辑模块2、码速 调整器逻辑模块3、同步复接器4组成，分接部分由同步分接器5、异步存储器6、码速恢复 器逻辑模块7、读出时钟控制器逻辑模块8，读出时钟NCO模块9组成；异步存储器1作用 是缓存读写速率不一样的数据，用FPGA的双端口 RAM实现，码速调整中缓冲存储器过大造 成传输时延变大，经多次中继跳接后造成时延成倍增长，传输时延增加到一定程度影响到 传输的业务信息，存储量过小不能适应对缓冲读写频差的变化要求，易造成群路滑码现象， 所以缓冲区读写地址之间必须预留一定保护间隔。地址比较器逻辑模块2作用是判断是否 进行正调整、负调整和不调整，把状态输出给码速调整器逻辑模块3，码速调整器逻辑模块 3根据状态进行正调整、负调整和不调整，把数据输出到同步复接器4，同步复接器4把群路 信息、网管信息、勤务信息等进行同步复接送给调制器。这样复接部分就保证了缓存不读空 或写满，在正确地进行码速调整的情况下，缓存器在一个适当的时间间隔内平均而言，读出 的信息比特数应当刚好等于写入的信息比特数。即读出时钟等于写入时钟，这样不会丢失 信码也不会产生虚假信码。同步分接器5的作用是接收解调器的钟码，把群路信息、网管信 息、勤务信息等进行分接，码速恢复器逻辑模块7的作用是根据塞入标志位正确接收有效 群路信息，然后写入异步存储器6，异步存储器6作用是缓存读写速率不一样的数据，调整
4读出时钟的频率，使送给群路接口的时钟满足抖动和频偏的要求。分接端的基本思路就是 如何恢复出复接端的时钟，当然这里不需要同相，只需要在一段时间内平均频率相同就可 以。可以单纯通过读写地址比较来调整读时钟，当写地址大于读地址到某个门限时就加快 读时钟，当小于某个门限值时就减慢读时钟，这样做的缺点是时钟改变的步长很难确定，也 就是DDS的频率控制字的偏移量不能确定，导致盲目调节，对抖动的抑制不是很理想。从另 一个角度考虑，通过一段时间内的平均调整次数是可以估算出复接端的速率的，本设计用 的就是这种方法，统计一段时间，得到总的调整次数，然后计算出频率控制字偏移量，经验 证比较准确，基本上不会改变，保证了群口输出时钟的抖动和频偏很小，完全满足其它设备 对时钟的要求，在许多设备级联通信时，锁相环都能正常工作。
权利要求一种中低速准同步复接装置，包括复接部分和分接部分，所述分接部分包括同步分接器(5)、异步存储器(6)、码速恢复器逻辑模块(7)，其特征在于还包括读出时钟控制器逻辑模块(8)，读出时钟NCO模块(9)，同步分接器(5)的输入端口1连接解调接口的输出端口，同步分接器(5)的输出端口2连接码速恢复器逻辑模块(7)的输入端口1，码速恢复器逻辑模块(7)的输出端口2连接到异步存储器(6)的输入端口1，异步存储器(6)的钟码输出端口2连接群路接口的输出端口；异步存储器(6)的写地址输入端口3和读地址输入端口4连接到读出时钟控制器逻辑模块(8)的输入端口1，码速恢复器逻辑模块(7)的输出端口3连接到读出时钟控制器逻辑模块(8)的的输入端口2，读出时钟控制器逻辑模块(8)的输出端口3连接到读出时钟NCO模块(9)的输入端口1，读出时钟NCO模块(9)的输出端口(2)连接到异步存储器(6)的输入端口5。
2. 根据权利要求1所述的一种中低速准同步复接装置，其特征在于所述复接部分，由异步存储器(1)、地址比较器逻辑模块(2)、码速调整器逻辑模块(3)、同步复接器(4)组成， 异步存储器(1)的钟码输入端口 l连接群路接口的接收端口，异步存储器(1)的钟码输出 端口 2连接码速调整器逻辑模块(3)的钟码输入端口 1，同步复接器(4)的输出端口 2连接 调制器的接收端口，同时，异步存储器1的写地址输入端口 3和读地址输入端口 4连接到地 址比较器逻辑模块2的输入端口 1，地址比较器逻辑模块2的输出端口 2连接到码速调整器 逻辑模块3的输入端口 2，码速调整器逻辑模块3的输出端口 3连接到同步复接器4的输入 端口 1。
专利摘要本实用新型涉及中低速准同步复接装置，包括复接部分和分接部分，所述分接部分包括同步分接器(5)、异步存储器(6)、码速恢复器逻辑模块(7)，还包括读出时钟控制器逻辑模块(8)，读出时钟NCO模块(9)；本实用新型在准同步分接端用DDS(NCO)代替了传统的模拟锁相环电路，克服了模拟锁相环在时钟不连续时有比较大的抖动和频偏的缺点，满足各级设备时钟对抖动、频偏的要求，适用于许多设备级联的中小容量散射通信。本实用新型还具有集成化程度高、电路简单、体积小、使用方便、性能稳定可靠等优点。
文档编号H04B7/22GK201467129SQ20092010397
公开日2010年5月12日 申请日期2009年8月3日 优先权日2009年8月3日
发明者李斐, 郜金刚 申请人:中国电子科技集团公司第五十四研究所