高带宽可配置的串行链路的制作方法
【专利摘要】本公开的方面提供音频电路，其包括时钟电路、传输电路、音频数据准备电路和控制器。该控制器被配置为提供控制信号以根据多个链路协议之一控制该传输电路和该音频数据准备电路。该时钟电路被配置为针对比特传输而提供时钟信号。该传输电路被配置为根据该链路协议，响应于时钟信号的转变边沿而传输比特。该音频数据准备电路被配置为根据链路协议将音频数据插入到比特流中并且向传输电路提供该比特流。
【专利说明】高带宽可配置的串行链路
[0001]优先权声明
[0002]本公开要求于2012年10月16日提交的美国临时申请N0.61/714，582，“HIGHBANDWIDTH CONFI⑶RABLE SERIAL LINK”的权益，其通过引用被整体并入本案。
【背景技术】
[0003]一种系统、诸如TV系统、计算机系统等可以包括多个音频处理组件，诸如模-数转换器、数-模转换器、数字信号处理器等。由一个组件处理过的音频信号被传输到另一组件进行进一步处理。
【发明内容】
[0004]本公开的方面提供一种音频电路，其包括时钟电路、传输电路、音频数据准备电路以及控制器。该控制器被配置为提供控制信号以根据多个链路协议之一配置传输电路和音频数据准备电路。该时钟电路被配置为针对比特传输而提供时钟信号。该传输电路被配置为根据链路协议响应于时钟信号的转变边沿而传输比特。该音频数据准备电路被配置为根据链路协议将音频数据插入比特流中并且向传输电路提供比特流。
[0005]本公开的方面提供一种用于音频数据传输的方法。该方法包括根据链路协议配置音频数据传输接口，根据链路协议将音频数据插入比特流中，以及根据链路协议响应于时钟信号的转变而传输比特流。
[0006]本公开的方面提供另一音频电路，该电路包括时钟电路、接收电路、音频数据提取电路以及控制器。该控制器被配置为根据多个链路协议之一提供控制信号以配置接收电路和音频数据提取电路。该时钟电路被配置为针对接收比特流而提供时钟信号。该接收电路被配置为根据链路协议响应于时钟信号的转变而对输入进行采样以接收比特流。该音频数据提取电路被配置为根据链路协议从比特流中提取音频数据。
[0007]本公开的方面提供一种接收音频数据的方法。该方法包括根据链路协议配置音频数据接收器接口，根据链路协议响应于时钟信号的转变而对输入进行采样以接收比特流，以及根据链路协议从比特流提取中音频数据。
【专利附图】
【附图说明】
[0008]将参照如下附图详细描述提出作为示例的本公开的各种实施例，其中相同的数字符号指代相同的元件，并且其中:
[0009]图1示出根据本公开的实施例的音频系统示例100的框图；
[0010]图2示出根据本公开的实施例的另一音频系统示例200的框图；
[0011]图3示出根据本公开的实施例的另一音频系统示例300的框图；
[0012]图4示出根据本公开的实施例的波形图400 ；
[0013]图5示出根据本公开的实施例的波形图500 ；
[0014]图6示出根据本公开的实施例的波形图600 ；[0015]图7示出根据本公开的实施例的波形图700 ；
[0016]图8示出根据本公开的实施例的波形图800 ；
[0017]图9示出根据本公开的实施例的波形图900 ；
[0018]图10示出根据本公开的实施例的波形图1000 ;以及
[0019]图11示出根据本公开的实施例的概括过程示例1100的流程图。
【具体实施方式】
[0020]图1示出根据本公开的实施例的一种音频系统示例100的框图。该音频系统100包括多个用于音频信号处理的音频处理电路，诸如第一电路110、第二电路130等。音频处理电路包括接口以使能在电路之间的通信。根据本公开的一个方面，该接口是可配置的，并且能够被配置为在各种场景中实现不同的优点，诸如高带宽、低功耗、后向兼容等。
[0021]音频电路100可以是执行音频信号处理的任何适当的系统，诸如TV系统、音乐系统、媒体系统、计算机系统等。音频处理电路可以包括用于从不同方面来处理音频信号的任何适当的处理电路，诸如模数转换器(ADC)、数模换器(DAC)、数字信号处理器等。在示例中，第一电路110是具有数字信号处理器(未示出)的第一集成电路(IC)芯片。该数字信号处理器被配置为使用数字处理技术处理数字音频信号。第二电路130是具有数模转换器(未示出)的第二 IC芯片。该数模转换器被配置为将数字音频信号转换成模拟音频信号。
[0022]在图1的示例中，第一电路110包括第一接口 120，并且第二电路130包括第二接口 140。第一接口 120和第二接口 140—起被耦合到串行链路中，以在第一电路110和第二电路130之间传送音频数据。该串行链路包括用于帧时钟(FCLK)的第一传导耦合、用于比特时钟(BCLK)的第二传导耦合以及用于串行数据传输和接收(用于传输侧的SDOUT和用于接收侧的SDIN)的第三传导耦合。在示例中，传导耦合包括用于信号传输的金属线。第一接口 120和第二接口 140可以被配置为在各种场景中实现不同的优点。
[0023]特别地，在实施例中，第一接口 120包括如图1所示耦合在一起的控制器121、时钟电路122、音频数据准备电路123以及双边沿传输电路124。控制器121向时钟电路122、音频数据准备电路123和双边沿传输电路124提供控制信号，以根据多个链路协议之一来配置这些电路。
[0024]在图1的示例中，时钟电路122被配置为提供时钟信号，以使能第一电路110和第二电路130之间的音频数据传送。在示例中，时钟电路122生成帧时钟和比特时钟，并且向第一电路110中的电路提供帧时钟和比特时钟。另外，帧时钟和比特时钟被提供给第二电路130。在一个示例中，帧时钟具有相对低的频率，并且用作字选择、帧选择等。比特时钟具有相对高的频率，并且用于比特传输。
[0025]时钟电路122是可配置的，并且能够根据来自控制器121的控制信号进行配置。在示例中，帧时钟和比特时钟的频率可以基于来自控制器121的控制信号进行改变。在另一示例中，时钟电路122可以被配置为生成比特时钟，该比特时钟具有在持续时间内禁用的转变。
[0026]音频数据准备电路123被配置为将音频数据排布到用于根据来自控制器121的控制信号传输的比特流中。音频数据准备电路123可以被配置为以各种方式排布比特流，诸如数据单元交织方式、比特交织方式等。[0027]双边沿传输电路124被配置为在比特流中逐比特地自第一电路110向外输出SDOUT0双边沿传输电路12基于由时钟电路122所提供的帧时钟和比特时钟进行传输。在实施例中，双边沿传输电路124能够响应于比特时钟的上升边沿而传输比特并且响应于比特时钟的下降边沿传输另一比特。该下降边沿可以紧接着该上升边沿。
[0028]双边沿传输电路124是可配置的，并且能够根据来自控制器121的控制信号进行配置。在示例中，双边沿传输电路124被配置为响应于比特时钟的上升边沿而不是下降边沿来传输比特。在另一示例中，双边沿传输电路124被配置为响应于比特时钟的下降边沿而不是上升边沿来传输比特。在另一示例中，双边沿传输电路124被配置为响应于比特时钟的下降边沿和上升边沿均传输比特。
[0029]进一步地，在实施例中，第二接口 140包括如图1所示耦合在一起的控制器141、时钟电路142、音频数据提取电路143以及双边沿接收电路144。控制器141向音频数据提取电路143和双边沿接收电路144提供控制信号以根据多个链路协议之一配置这些电路。
[0030]在图1的示例中，时钟电路142被配置为从第一电路110接收帧时钟和比特时钟。进一步地，时钟电路142向其他电路、诸如双边沿接收电路144、音频数据提取电路143等提供帧时钟和比特时钟，以协助接收音频数据。
[0031]双边沿接收电路144被配置为接收输入SDIN，该输入SDIN对应于从第一电路110传输的比特流。双边沿接收电路144基于时钟电路142所提供的比特时钟对输入进行采样，并且确定比特流中的比特。双边沿接收电路144能够响应于比特时钟的上升边沿而对输入进行采样，并且能够响应于比特时钟的下降边沿而对输入进行采样。
[0032]双边沿接收电路144是可配置的，并且能够根据来自控制器141的控制信号进行配置。在示例中，双边沿接收电路144被配置为响应于比特时钟的上升边沿而不是下降边沿来对输入进行采样。在另一个示例中，双边沿接收电路144被配置为响应于比特时钟的下降边沿而不是上升边沿来对输入进行采样。在另一个示例中，双边沿接收电路144被配置为响应于比特时钟的上升边沿和下降边沿均对输入进行采样。
[0033]音频数据提取电路143被配置为根据来自控制器141的控制信号从所接收的比特流中提取音频数据。
[0034]根据本公开的一个方面，控制器121和控制器141分别包括根据链路协议存储数值[11]的寄存器。链路协议可以是预设的或者可以在操作期间由系统控制器(未示出)进行确定，以实现场景的某些优点。
[0035]在示例中，在操作期间，根据对应于链路协议所存储的数值，控制器121向音频数据准备电路123、时钟电路122和双边沿传输电路124提供控制信号以配置这些电路；类似地，控制器141向双边沿接收电路144和音频数据提取电路143提供控制信号以根据链路协议配置这些电路。然后，根据链路协议从第一接口 120向第二接口 140传输音频数据。
[0036]在图1的示例中，第一电路110向第二电路130提供帧时钟和比特时钟。第一电路110，其为音频系统100中的音频数据发送器，被称为主，而第二电路130，其为音频系统100中的音频数据接收器，被称为从。
[0037]注意到音频系统100可以被修改以使用其他主-从配置。
[0038]图2示出根据本公开的实施例的另一音频系统200的框图。音频系统200与上述音频系统100类似地操作。音频系统200也利用某些与音频系统100所使用的那些相同或等价的组件；这些组件的描述已经在上面提供，并且在此为清楚起见将其省略。然而，音频系统200具有与音频系统100不同的主-从配置。
[0039]特别地，在图2的示例中，时钟电路242被配置为提供时钟信号，以使能第一电路210和第二电路230之间的音频数据传送。在示例中，时钟电路242生成帧时钟和比特时钟，并且向第二电路230中的电路提供帧时钟和比特时钟。进一步地，该帧时钟和比特时钟被提供给第一电路110。时钟电路242是可配置的，并且可以根据来自控制器241的控制信号进行配置。在示例中，帧时钟和比特时钟的频率可以基于来自控制器241的控制信号进行改变。在另一示例中，时钟电路242可以被配置为生成比特时钟，该比特时钟具有针在持续时间内禁用的转变。
[0040]然后，第一电路210中的时钟电路222被配置为接收帧时钟和比特时钟。进一步地，时钟电路222向其他电路、诸如双边沿传输电路224提供帧时钟和比特时钟，以传输音
频数据。
[0041]在图2的示例中，第二电路230，其为音频系统200中的音频数据接收器，被称为主，而第一电路210，其为音频系统200中的音频数据发送器，被称为从。
[0042]图3示出根据本公开的实施例的另一音频系统300的框图。音频系统300与上述音频系统100类似地操作。音频系统300也使用某些与音频系统100所使用的那些相同或等价的组件；这些组件的描述已经在上面提供，并且在此为清楚起见将其省略。然而，音频系统300具有与音频系统100不同的主-从配置。
[0043]特别地，在图3的示例中，音频系统300包括在第一电路310和第二电路330外部的定时控制器350。定时控制器路350被配置为提供时钟信号，以使能第一电路310和第二电路330之间的音频数据传送。在示例中，定时控制器路350生成帧时钟和比特时钟，并且向第一电路310和第二电路330提供帧时钟和比特时钟。
[0044]然后，第一电路310中的时钟电路322被配置为从定时控制器350接收帧时钟和比特时钟。进一步地，时钟电路322向其他电路、诸如双边沿传输电路324提供帧时钟和比特时钟，以传输比特流。
[0045]进一步地，第二电路330中的时钟电路342被配置为从定时控制器350中接收帧时钟和比特时钟。进一步地，时钟电路342向其他电路、诸如双边沿接收电路344提供帧时钟和比特时钟，以接收比特流。
[0046]在图3的示例中，定时控制器350被称为主，并且第一电路310和第二电路330均被称为从。
[0047]图4示出根据本公开的实施例的波形图400。在示例中，当音频系统根据链路协议进行被配置，该波形是针对音频系统、诸如音频系统100、200、300等中的信号。为了简易起见，在以下描述中使用音频系统100。该图包括针对帧时钟(FCLK)的第一波形410、针对比特时钟(BCLK)的第二波形420、针对从发送器输出的音频数据的第三波形430、针对比特流输出SDOUT的第四波形440、针对去往接收器的输入SDIN的波形450、针对所接收的音频数据的第六波形460。波形430-440是针对音频系统发送器处的信号，并且波形450-460是针对音频系统接收器处的信号。
[0048]在图4的示例中，第一电路110 (音频系统100的发送器侧)在一个帧时钟周期中传输四个数据单元。四个数据单元分别用于四个音频信道的每一个。在示例中，每个数据单元是一个具有比特长度N的音频采样。N是正整数，诸如16、20、24、32等，并且是可编程的。每半个帧时钟周期包括多于N+1个比特时钟周期。
[0049]在图4的示例中，双边沿传输电路124被配置为响应于比特时钟的上升边沿和下降边沿而传输比特。当帧时钟具有相对低的电压水平(称为低)时，音频数据准备电路123将信道I和信道2的音频数据排布到比特流中用于传输。在这个示例中，音频数据准备电路123对来自信道I和信道2的音频数据单元的比特进行交织以形成比特流。在示例中，比特流从信道I的最高有效位开始，并且以信道2的最低有效位结束。因此，在图4的示例中，当帧时钟为低时，双边沿传输电路124响应于比特时钟的下降边沿421而传输信道I的比特，并且响应于比特时钟的上升边沿422而传输信道2的比特。
[0050]类似地，当帧时钟具有相对高的电压水平(称为高)时，音频准备电路123将信道3和信道3的音频数据排布到比特流中用于传输。双边沿传输电路124响应于比特时钟的下降边沿和上升边沿的而传输来自信道3和信道4的交织比特。
[0051]在图4的示例中，当半个帧时钟周期比N+1个比特周期更大时，该比特时钟可以在比特流已经被传输之后停止一段时间以节省功率。当另一比特流准备好传输时，该比特周期可以重新启动。
[0052]第二电路130 (音频系统100的接收器)在一个帧时钟周期中接收四个数据单元。该四个数据单元分别用于4个信道。特别地，双边沿接收电路144在比特时钟的上升边沿和下降边沿处均对输入SDIN进行采样以接收比特流。在图4的示例中，当帧时钟为低时，在上升边沿处的采样是针对信道I的音频数据的比特，而在下降边沿处的采样是针对信道2的音频数据的比特。音频数据提取电路143然后从比特流中提取针对信道I和信道2的音频数据。
[0053]在本示例中，由于上升边沿和下降边沿都用于传输和接收，音频数据传输具有比在上升边沿或下降边沿传输的系统具有更高的带宽。进一步地，在示例中，信道时延对于信道1-4大约相同。
[0054]图5示出根据本公开的实施例的波形图500。在示例中，该波形是针对音频系统、诸如音频系统100、200、300等中的信号。为了简易起见，在以下描述中使用音频系统100。图5中的一些波形与图4中的波形类似或等价；这些波形的描述已经在上面提供并且为清楚起见，将在这里被省略。
[0055]在图5的示例中，图500示出针对三种场景的波形。在第一场景中，音频系统100被配置为具有4个信道(例如，信道1-4)。在第二场景中，音频系统100被配置为具有2个信道(例如信道I和3)。在第三场景中，音频系统100被配置为具有I个信道(例如，信道I)。波形530 (I)示出针对第一场景的音频数据传输，波形530(2)示出针对第二场景的音频数据传输，并且波形530 (3)示出针对第三场景的音频数据传输。
[0056]在第一场景中，由波形530(1)可以看出，第一电路110在一个帧时钟周期中针对每个信道传输一个数据单元，并且由波形560(1)可以看出，第二电路130在一个帧时钟周期中针对每个信道接收一个数据单元。
[0057]在第二场景中，由波形530(2)可以看出，第一电路110在一个帧时钟周期中针对每个信道传输两个数据单元，并且由波形560(2)可以看出，第二电路130在一个帧时钟周期中针对每个信道接收两个数据单元。[0058]在第三场景中，由波形530(3)可以看出，第一电路110在一个帧时钟周期中针对单个信道传输四个数据单元，并且由波形560(3)可以看出，第二电路130在一个帧时钟周期中针对单个信道传输四个数据单元。
[0059]图6示出根据本公开的实施例的波形图600。在示例中，该波形是针对音频系统、诸如音频系统100、200、300等中的信号。为了简易起见，在以下描述中使用音频系统100。图6中的一些波形与图4-5中的波形类似或等价；这些波形的描述已经在上面提供并且为清楚起见，将在这里被省略。
[0060]在图6的示例中，第一接口 120和第二接口 140根据标准互联-1C声音(I2S)链路协议进行配置。在示例中，音频系统100被配置为具有两个信道，左信道(L[l])和右信道(RtU) ο
[0061]进一步地，双边沿传输电路124被配置为仅响应于比特时钟的下降边沿而传输比特。当帧时钟为低时，音频准备电路123将左信道的音频数据排布到比特流中用于传输；并且当帧时钟为高时，音频准备电路123将右信道的音频数据排布到比特流中用于传输。
[0062]双边沿接收电路144被配置为仅响应于比特时钟的上升边沿而对输入SDIN进行采样。因此，当帧时钟为低时，第二电路130接收针对左信道的音频数据，并且当帧时钟为高时，接收针对右信道的音频数据。
[0063]在示例中，测试器耦合到音频电路100，以测试音频系统100。该测试器具有I2S接口。然后音频系统100中的电路的接口被配置为与测试器后向兼容。
[0064]图7示出根据本公开的实施例的波形图700。在示例中，该波形是针对音频系统、诸如音频系统100、200、300等中的信号。为了简易起见，在以下描述中使用音频系统100。图7中的一些波形与图4-6中的波形类似或等价；这些波形的描述已经在上面提供并且为清楚起见，将在这里被省略。
[0065]在图7的示例中，第一接口 120和第二接口 140根据标准互联-1C声音(I2S)链路协议进行配置。在示例中，音频系统200被配置为具有4个信道，第一左信道(L[l])、第一右信道(R[l])、第二左信道(L[2])和第二右信道(R[2])。
[0066]进一步地，双边沿传输电路124被配置为仅响应于比特时钟的下降边沿而传输比特。双边沿接收电路144被配置为仅响应于比特时钟的上升边沿而对输入SDIN进行采样。
[0067]在图7的示例中，音频系统100被配置为对帧时钟和比特时钟的频率进行倍频。因此，在两个帧时钟周期，第一电路110传输并且第二电路130接收四个音频数据单元。该四个音频数据单元分别用于四个信道。
[0068]图8示出根据本公开的实施例的波形图800。在示例中，该波形是针对音频系统、诸如音频系统100、200、300等中的信号。为了简易起见，在以下描述中使用音频系统100。图8中的一些波形与图4中的波形类似或等价；这些波形的描述已经在上面提供并且为清楚起见，将在这里被省略。
[0069]在图8的示例中，在每半个帧时钟周期中，当音频数据的比特流已经被传输时，该比特时钟被禁用以停止转变，并因此节省了功率。该比特时钟能够在下一半个帧时钟周期开始后启动。
[0070]图9示出根据本公开的实施例的波形图900。在示例中，该波形是针对音频系统、诸如音频系统100、200、300等中的信号。为了简易起见，在以下描述中使用音频系统100。图9中的一些波形与图4-8中的波形类似或等价；这些波形的描述已经在上面提供并且为清楚起见，将在这里被省略。
[0071]在图9的示例中，音频系统100被配置为使用三个信道，例如缺少信道3。在图9的示例中，音频数据准备电路123被配置为对来自不同信道的比特不进行交织。当帧时钟为低时，音频数据准备电路123向双边沿传输电路124向双边沿传输电路124提供对应于针对第一信道的数据单元的第一比特流和对应于针对第二信道的数据单元的第二比特流。当帧时钟为高时，因为缺少信道3，不为信道3提供比特流。进一步地，为了节省功率，比特时钟在分配用于传输针对信道3的比特流的时间周期内被禁用。
[0072]图10示出根据本公开的实施例的波形图1000。在示例中，该波形是针对音频系统、诸如音频系统100、200、300等中的信号。为了简易起见，在以下描述中使用音频系统100。图10中的一些波形与图4-9中的波形类似或等价；这些波形的描述已经在上面提供并且为清楚起见，将在这里被省略。
[0073]在图10的示例中，音频系统100被配置为使用三个信道,信道1、信道3和信道4。在图10的示例中，用于信道I的采样率高于信道3和信道4。例如，用于信道I的采样率是两倍。当帧时钟为低时，音频数据准备电路123将来自信道I的两个数据单元排布到比特流中。当帧时钟为高时，音频数据准备电路123将来自信道3的一个数据单元和来自信道4的一个数据单元排布到比特流中。第二电路130然后在每个帧时钟周期中接收针对信道I的两个数据单元、针对信道3的一个数据单元以及针对信道4的一个数据单元。
[0074]图11示出根据本公开的实施例的概括过程示例1100的流程图。该过程可以在音频系统，诸如音频系统100、200、300中执行。音频系统包括诸如第一电路110的发送器和诸如第二电路130的接收器。该处理以SllOl开始并且进行至S1110。
[0075]在S1110，音频系统的接口根据多个链路协议之一进行配置。在图1的示例中，第一电路110和第二电路130由串行链路耦合在一起用于音频数据传送。该串行链路包括用于帧时钟(FCLK)的第一传导耦合、用于比特时钟(BCLK)的第二传导耦合以及用于串行数据传送的第三传导耦合(SD0UT-SDIN)。在示例中，控制器121和控制器141存储对应于链路协议数值。控制器121向第一接口 120中的电路组件提供控制信号，以根据链路协议配置第一接口 120。控制器141向第二接口 140中的电路组件提供控制信号，以根据链路协议配置第二接口 140。
[0076]在S1120，根据链路协议准备音频数据的比特流。在图1的示例中，音频数据准备电路123根据链路协议进行配置，并且因此音频数据准备电路123根据链路协议将音频数据排布到比特流中。在示例中，音频数据准备电路123对不同信道的音频数据单元进行交织。在另一示例中，音频数据准备电路123对来自不同数据单元的比特进行交织。
[0077]在S1130，根据链路协议由音频系统的发送器传输比特流。在图1的示例中，时钟电路122根据链路协议进行配置，并且根据链路协议提供帧时钟和比特时钟。在示例中，时钟电路122对帧时钟和比特时钟的频率进行倍频。在另一示例中，时钟电路122周期性地在持续时间内禁用比特时钟。进一步地，双边沿传输电路124根据链路协议进行配置。双边沿传输电路14接收比特流、帧时钟和比特时钟，并且传输比特流。在示例中，双边沿传输电路124响应于比特时钟的下降边沿而进行传输。在另一示例中，双边沿传输电路124响应于比特时钟的上升边沿而进行传输。在另一示例中，双边沿传输电路124响应于比特时钟的上升边沿和下降边沿均进行传输。
[0078]在1140，传输比特由音频系统的接收器根据链路协议进行接收。在图1的示例中，时钟电路142接收帧时钟和比特时钟，并且向双边沿接收电路144提供帧时钟和比特时钟。双边沿接收电路144根据链路协议进行配置，并且然后基于帧时钟和比特时钟进行操作。在示例中，该双边沿接收电路144响应于比特时钟的下降边沿而对输入进行采样以接收所传输的比特流。在另一示例中，双边沿接收电路144响应于比特时钟的上升边沿而对输入进行采样以接收所传输的比特流。在另一示例中，双边沿接收电路144响应于比特时钟的下降边沿和上升边沿两者而对输入进行采样以接收所传输的比特流。
[0079]在S1150，根据链路协议从比特流中提取音频数据。在图1的示例中，音频数据提取电路143根据链路协议进行配置，并且根据链路协议从比特流中提取音频数据。然后过程进行到S1199并停止。
[0080]应该注意的是，过程1100中的步骤可以由并行操作的不同电路执行。例如，双边沿传输电路124和双边沿接收电路144可以并行操作。双边沿传输电路124逐比特地传输比特流，并且同时，双边沿接收电路144逐比特地接收比特流。
[0081]虽然本公开的方面已经结合提出作为示例的其具体实施例进行描述，但是可以做出这些示例的替代、修改和变化。因此，本文所述的实施例意在示例而非限制。可以做出变化而不偏离所给出的权利要求的范围。
【权利要求】
1.一种首频电路，包括: 时钟电路，被配置为针对比特传输而提供时钟信号； 传输电路，能够被配置为响应于所述时钟信号的转变边沿而传输比特； 音频数据准备电路，能够被配置为将音频数据插入比特流中并且向所述传输电路提供所述比特流；以及 控制器，被配置为提供控制信号以根据链路协议配置所述传输电路和所述音频数据准备电路。
2.根据权利要求1所述的音频电路，其中所述时钟电路被配置为生成所述时钟信号并且向外部电路输出所述时钟信号。
3.根据权利要求2所述的音频电路，其中所述时钟电路能够被配置为对所述时钟信号的频率进行倍频或者在持续时间内禁用所述时钟信号的转变。
4.根据权利要求1所述的音频电路，其中所述时钟电路被配置为从外部电路接收所述时钟信号。
5.根据权利要求1所述的音频电路，其中所述传输电路被配置为响应于以下各项而进行传输: 所述时钟信号的上升边沿； 所述时钟信号的下降边沿；或者 所述时钟信号的上升边沿和下降边沿两者。
6.根据权利要求1所述的音频电路，其中所述音频数据准备电路被配置为对音频数据进行交织以形成所述比特流。
7.一种用于音频数据传输的方法，包括: 根据链路协议配置音频数据传输接口； 根据所述链路协议将音频数据插入比特流中；以及 根据所述链路协议，响应于时钟信号的转变而传输所述比特流。
8.根据权利要求7所述的方法，进一步包括: 根据所述链路协议生成所述时钟信号；以及 向外部电路输出所述时钟信号。
9.根据权利要求8所述的方法，进一步包括: 根据所述链路协议对所述时钟信号的频率进行倍频；或者 根据所述链路协议，在持续时间内禁用所述时钟信号的转变。
10.根据权利要求7所述的方法，进一步包括: 从外部电路接收所述时钟信号。
11.根据权利要求7所述的方法，其中根据所述链路协议，响应于所述时钟信号的所述转变而传输所述比特流进一步包括: 响应于所述时钟信号的上升边沿而传输所述比特流； 响应于所述时钟信号的下降边沿而传输所述比特流；或者 响应于所述时钟信号的上升边沿和下降边沿两者而传输所述比特流。
12.根据权利要求1所述的方法，其中根据所述链路协议将所述音频数据排布到所述比特流中进一步包括:对音频数据进行交织以形成所述比特流。
13.一种音频电路，包括: 时钟电路，被配置为针对接收比特流而提供时钟信号； 接收电路，能够被配置为响应于所述时钟信号的转变而对输入进行采样以接收所述比特流； 音频数据提取电路，能够被配置为从所述比特流中提取音频数据；以及 控制器，被配置为提供控制信号以配置所述接收电路和所述音频数据提取电路。
14.根据权利要求13所述的音频电路，其中所述时钟电路被配置为生成所述时钟信号并且向外部电路输出所述时钟信号。
15.根据权利要求14所述的音频电路，其中所述时钟电路能够被配置为根据所述链路协议对所述时钟信号的频率进行倍频或者根据所述链路协议而在持续时间内禁用所述时钟信号的转变。
16.根据权利要求13所述的音频电路，其中所述时钟电路被配置为从外部电路接收所述时钟信号。
17.根据权利要求13所述的音频电路，其中所述接收电路被配置为响应于以下各项而对所述输入进行采样: 所述时钟信号的上升边沿； 所述时钟信号的下降边沿；或者 所述时钟信号的上升边沿和下降边沿两者。
18.一种用于接收音频数据的方法，包括: 根据链路协议配置音频数据接收器接口； 根据所述链路协议，响应于所述时钟信号的转变而对输入进行采样以接收比特流；以及 根据所述链路协议从所述比特流中提取音频数据。
19.根据权利要求18所述的方法，进一步包括以下各项中的至少一项: 根据所述链路协议生成所述时钟信号；以及 从外部电路接收所述时钟信号。
20.根据权利要求18所述的方法，其中根据所述链路协议，响应于所述时钟信号的所述转变而对所述输入进行采样以接收所述比特流进一步包括: 响应于所述时钟信号的上升边沿而对所述输入进行采样； 响应于所述时钟信号的下降边沿而对所述输入进行采样；或者 响应于所述时钟信号的上升边沿和下降边沿两者而对所述输入进行采样。
【文档编号】H04B1/16GK103731411SQ201310491106
【公开日】2014年4月16日 申请日期:2013年10月16日 优先权日:2012年10月16日
【发明者】K·贾因, S·安纳多尔 申请人:马维尔国际贸易有限公司