用于高速串化解串器的预减重电路的制作方法
【专利摘要】本发明公开了一种用于高速串化解串器的预减重电路，其包括电阻分压器、减重幅度控制器、输出级，电阻分压器、输出级都与减重幅度控制器连接。电阻分压器包括依次串联的三十一个等值电阻和一个电阻值大于等值电阻的第一电阻。减重幅度控制器还与一个反相器、一个外部输入信号端连接。减重幅度控制器为树形结构，共有五列，每列各由三十个传输门、十六个传输门、八个传输门、四个传输门、两个传输门控制。输出级由依次连接的多路复用器、电压缓冲器、运算放大器组成。本发明可用于高速串化解串器的发送端，对相同极性位串中第一位之后的每一位实施减重，可达到预先减小低频数据幅度的效果，补偿信道的高频衰减，在保证误码率的前提下提高传输带宽。
【专利说明】用于高速串化解串器的预减重电路
【技术领域】
[0001]本发明涉及一种预减重电路，特别是涉及一种用于高速串化解串器的预减重电路，属于模拟通信【技术领域】。
【背景技术】
[0002]现代通信系统中，串行数据通信能节约连线资源，对信号幅度的要求小，且信号之间的串扰小，传输速率高，广泛应用于各种高速通信标准，如以太网、光纤通信、背板总线等。
[0003]在损耗较大的链路上传输高速串行数据时，信道可被抽象成一个低通滤波器。这会使传输的数据发生失真，增加数据在接收端的误码率。此外，高速串化解串器设计中最大的问题是数据处理时间的控制，这也是制约驱动器带宽的关键因素。随着驱动器带宽的提高，当每一位数据的位宽小于驱动器的位处理时间时，前面发送信号的值就会影响当前位的波形，即存在码间干扰。码间干扰易出现当一组串行数据流包含多个比特的相同数值数据，而其后跟着短比特位的相反数值数据时。长时间的恒定值对信道电容完全充电，在紧接着的相反数据位内无法反相补偿，使相反数据的电压值有可能不会被检测到，从而发生码间干扰。码间干扰降低了系统所能运行的最大频率。
【发明内容】
[0004]本发明所要解决的技术问题是提供一种用于高速串化解串器的预减重电路，其对相同极性位串中第一位之后的每一位实施减重，相同极性位串中的第一位不减重，可应用于高速串化解串器的发送端，可达到预先减小低频数据幅度的效果，补偿信道的高频衰减，在保证误码率的前提下提高传输带宽。
[0005]本发明是通过下述技术方案来解决上述技术问题的:一种用于高速串化解串器的预减重电路，其特征在于，其包括电阻分压器、减重幅度控制器、输出级，电阻分压器、输出级都与减重幅度控制器连接。
[0006]优选地，所述电阻分压器包括依次串联的三十一个等值电阻和一个电阻值大于等值电阻的第一电阻。
[0007]优选地，所述第一电阻的阻值为等值电阻的四十八倍。
[0008]优选地，所述减重幅度控制器还与一个反相器、一个外部输入信号端连接。
[0009]优选地,所述外部输入信号端输入五位外部输入信号，五位外部输入信号用于控制减重幅度；五位外部输入信号分别经反相器生成五位反相信号。
[0010]优选地，所述减重幅度控制器为树形结构，共有五列，每列各由三十个传输门、十六个传输门、八个传输门、四个传输门、两个传输门控制。
[0011]优选地，所述输出级由依次连接的多路复用器、电压缓冲器、运算放大器组成。
[0012]优选地，所述电阻分压器输出三十二个参考电压作为减重幅度控制器的输入。
[0013]本发明的积极进步效果在于:本发明可有效简化预减重电路结构，从而减少实现预减重功能所需的晶体管数量，可减小芯片的面积和成本，并降低使用时的功耗。本发明可通过五位外部输入信号灵活控制减重幅度，实现从O?-4.3dB不等的32种减重幅度。
【专利附图】
【附图说明】
[0014]图1为本发明用于高速串化解串器的预减重电路的结构示意图。
[0015]图2为本发明中电阻分压器的结构示意图。
[0016]图3为本发明中减重幅度控制器的结构示意图。
[0017]图4为本发明中输出级的结构示意图。
【具体实施方式】
[0018]下面结合附图给出本发明较佳实施例，以详细说明本发明的技术方案。
[0019]如图1至图4所示，本发明用于高速串化解串器的预减重电路包括电阻分压器、减重幅度控制器、输出级，电阻分压器、输出级都与减重幅度控制器连接。电阻分压器包括依次串联的三十一个等值电阻和一个电阻值大于等值电阻的第一电阻。减重幅度控制器还与一个反相器、一个外部输入信号端连接。减重幅度控制器为树形结构，共有五列，每列各由三十个传输门、十六个传输门、八个传输门、四个传输门、两个传输门控制。输出级由依次连接的多路复用器、电压缓冲器、运算放大器组成。
[0020]电阻分压器的三十二个电阻(R0至R31)的电阻串上的三十二个个抽头记为Vref [O]至Vref[31]，可产生三十二个不同的发送幅度参考电压。其中，第一电阻的阻值可以为等值电阻的四十八倍。外部输入信号端输入五位外部输入信号(可以表示为de_empha[0]至de_empha[4]),五位外部输入信号用于控制减重幅度；五位外部输入信号分别经反相器生成五位反相信号(可以表示为den_empha[0]至den_empha[4])。五位外部输入信号与五位反相信号共同控制传输门开关。当传输门的控制信号为“I”时其导通。传输门记为S(p，q)，比如图中的“S[0，1]”等。电阻分压器输出的三十二个参考电压作为减重幅度控制器的输入，分别对应于从O?-4.3dB不等的三十二种减重幅度。三十二路输入通过树形结构和输出相连，每一路输入经过五个传输门开关和输出Vref_tx相连。若P为偶数，S (P, q) =Den_empha[q_l];若 p 为奇数，S (p, q) =De_empha[q_l]。若 de_empha[4:0]表不的二进制数为i，则输出vref_tx = vref[i]。若输出级的输入信号bitmap=l,多路复用器输出vl=vp (电源电压)；若bitmap=0,多路复用器输出vl=vref_tx。通过电压缓冲器增大驱动能力。Vp_tx=vl。运算放大器以Txip/m为差分数据输入。Vp_tx用作输出级运算放大器的电源。bitmap=l时,无减重功能,运放差分输出信号txop/txom的幅度为1.2V ；bitmap=0时，txop/txom的幅度即之前配置的减重幅度vp_tx。
[0021 ] 本发明可用于高速串化解串器的发送端，对相同极性位串中第一位之后的每一位实施减重，可达到预先减小低频数据幅度的效果，补偿信道的高频衰减，在保证误码率的前提下提高传输带宽。根据该方式实现预减重，具有可用标准的模拟电路设计流程实现，能减小时钟恢复电路复杂度、面积、功耗，且可用输入信号灵活控制，实现多种(三十二种)减重幅度的特点。
[0022]本发明用于高速串化解串器的预减重电路采用一个控制信号选择是否减重。控制信号由数字电路提供。当该位为I时，指示不需要减重，发送端输出差分信号的峰峰值为1.2V。当该位为O时，指示需要减重，输出差分信号按设定的减重幅度输出。用于高速串化解串器的预减重电路的结构要尽量简单。预减重电路的结构越简单，实现预减重功能所需的晶体管数量就越少，这样芯片的面积就越小，芯片成本减少，此外功耗也将减小；本发明可通过五位外部输入信号灵活控制减重幅度，实现从O?-4.3dB不等的32种减重幅度。预减重电路完全采用模拟电路实现，并且支持标准的模拟电路设计流程。标准的模拟电路设计流程采用EDA (Electronic Design Automatic:电子设计自动化)工具辅助设计，提高设计效率。预减重电路采用模拟电路实现，并且支持模拟设计流程，可以简化将该电路集成到串化解串器发送端中的难度，提高电路可靠性。
[0023]本发明为了补偿信号高频部分的衰减，采用均衡技术来改善信号波形。均衡技术是用来改善信号传输质量的一种技术手段，它可以在很大程度上补偿高频损失。均衡技术一般包括发送端均衡和接收端均衡。发送端均衡也称为预均衡，可通过预减重电路实现。运用预减重技术，在发送端首先对低频数据进行幅度衰减，这就是其能够补偿高频衰减的关键所在。其工作原理为:在信号发生跳变的时刻，电路对信号驱动幅度不变；而在信号任意的连续相同数值内，减少驱动量，使信号摆幅有所降低。这是因为信号的高频分量多集中在数据的跳变沿；而在数据出现连续相同数值时，多以低频分量为主，这时候对数据进行衰减，即衰减了数据的低频组分，如此，便达到了预减重电路衰减低频的目的。另外，本发明通过在信号发生跳变的时刻，电路对信号驱动的幅度不变，而在信号任意的连续相同数值内，减少驱动量的手段，大大加快跳变发生的速度，从而降低了码间干扰，加快数据的处理时间。从而在保证接收端误码率的前提下，提高了驱动器的带宽。
[0024]以上所述的具体实施例，对本发明的解决的技术问题、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【权利要求】
1.一种用于高速串化解串器的预减重电路，其特征在于，其包括电阻分压器、减重幅度控制器、输出级，电阻分压器、输出级都与减重幅度控制器连接。
2.如权利要求1所述的用于高速串化解串器的预减重电路，其特征在于，所述电阻分压器包括依次串联的三十一个等值电阻和一个电阻值大于等值电阻的第一电阻。
3.如权利要求2所述的用于高速串化解串器的预减重电路，其特征在于，所述第一电阻的阻值为等值电阻的四十八倍。
4.如权利要求1所述的用于高速串化解串器的预减重电路，其特征在于，所述减重幅度控制器还与一个反相器、一个外部输入信号端连接。
5.如权利要求4所述的用于高速串化解串器的预减重电路，其特征在于，所述外部输入信号端输入五位外部输入信号，五位外部输入信号用于控制减重幅度；五位外部输入信号分别经反相器生成五位反相信号。
6.如权利要求1所述的用于高速串化解串器的预减重电路，其特征在于，所述减重幅度控制器为树形结构，共有五列，每列各由三十个传输门、十六个传输门、八个传输门、四个传输门、两个传输门控制。
7.如权利要求1所述的用于高速串化解串器的预减重电路，其特征在于，所述输出级由依次连接的多路复用器、电压缓冲器、运算放大器组成。
8.如权利要求1所述的用于高速串化解串器的预减重电路，其特征在于，所述电阻分压器输出三十二个参考电压作为减重幅度控制器的输入。
【文档编号】H04L25/03GK103647542SQ201310597942
【公开日】2014年3月19日 申请日期:2013年11月22日 优先权日:2013年11月22日
【发明者】彭谊, 邱赐云 申请人:中国电子科技集团公司第三十二研究所