位定时对称化的制作方法

位定时对称化的制作方法
【专利摘要】本发明涉及位定时对称化。一种允许多个装置经由总线相互通信的总线接口包括位定时对称化部件，所述位定时对称化部件用于使比特流对称化。对于到来的比特流，位定时对称化部件进一步包括输入延迟滤波器，输入延迟滤波器用于延迟给定的所接收的比特流的隐性到显性的沿并在采样点对被延迟的输入信号进行采样。在一个实施例中，仍然可以利用未被延迟的隐性到显性的沿执行位定时同步。对于出去的比特流，位定时对称化部件在下一比特时间的开始之前发送跟随在先前发送的显性比特之后的隐性比特，并将跟随在先前发送的隐性比特之后的显性比特延迟发送可配置的时间量。
【专利说明】位定时对称化
【技术领域】
[0001]本发明涉及用于操作电气或电子系统中的总线系统的方法和系统。更具体地，本发明涉及用于在总线系统中发送和接收信号的方法和系统。
【背景技术】
[0002]诸如受控局域网(CAN,controlled area network)或局域互连网(LIN, localinterconnect network)总线系统的总线系统通常经由诸如单个双绞线线缆的网络线缆来连接若干电子模块或装置。连接到CAN总线系统的装置通常是致动器、传感器或控制装置，也称为节点。CAN总线系统通过发送和接收消息使得这些节点能够在不使用主计算机的情况下进行通信。消息主要包括指明消息的优先级的标识符(ID)以及多达8字节的数据。消息被串行地发送到总线上。
[0003]每个节点通常包括主处理器、CAN控制器和收发器。主处理器确定要发送哪些消息并译解收到的消息。传感器、致动器和控制装置可被连接到主处理器。CAN控制器存储从主处理器收到的所发送的消息并存储从总线串行地收到的接收比特，直到整个消息可用。然后，通常在CAN控制器已触发中断后由主处理器获取收到的消息。每个节点还包括用于在CAN控制器和系统总线之间接收和发送消息的收发器。收发器将来自总线的信号电平适配为CAN控制器期望的电平，并且收发器还包括用于保护CAN控制器的保护电路。收发器还将从CAN控制器接收的发送比特信号转换成发送到总线上的信号。
[0004]在CAN总线上，通过用低阻抗驱动器来驱动CAN总线线路来产生总线上的显性(逻辑0)值。通过释放允许CAN节点上拉电阻将CAN总线线路拉到逻辑I电平的总线线路来发送隐性(逻辑I)电平。这发生在所有的CAN节点都释放总线(即发送隐性电平)时。
[0005]在常规CAN总线系统中，CAN总线的上拉电阻相较于任意CAN节点的显性驱动器具有较高的阻抗，并且作为结果，从显性电平到隐性电平(O到I)的总线过渡比从隐性电平到显性电平(I到0)的过渡要慢得多。因此，当包括010的序列出现在CAN总线上时，I时段的持续时间被大大缩短，因为从O到I的开头过渡被延迟、而从I到O的结尾过渡未被延迟。
[0006]常规系统已经通过将接收器采样当前接收的比特值的时间点(也称为采样点)朝向比特时间的末尾移动以便捕捉被延迟的隐性值而处理了这个问题。遗憾的是，延迟的采样点为下一比特(其可能是显性的并且因此不被延迟)提供更小的时间盈余，这继而缩小同步盈余。缩小的盈余通过限制CAN波特率、降低CAN节点的振荡器耐受性、以及/或者增大CAN驱动器的速度的需要而干扰CAN总线系统的高性能或者系统的EMC。
[0007]因此，存在对用于操作总线系统的系统和方法的需要，所述总线系统增大比特率并提高性能，提高CAN节点的振荡器耐受性以及/或者使得CAN驱动器/上拉慢下来以得到改善的EMC性能。

【发明内容】
[0008]根据本发明的一个方面，提供一种用于将装置耦合到总线以及用于从总线接收比特流和向总线发送比特流的总线系统，所述总线系统包括用于使比特流对称的位定时对称化部件。在一个实施例中，所述位定时对称化部件还包括被配置为延迟给定的所接收的比特流的隐性到显性的沿的输入延迟滤波器。所述系统可被集成在总线控制器的位定时逻辑内，并且可以利用可配置的显性值和隐性值。在另一实施例中，位定时对称化部件提供在下一比特时间的开始之前被发送的、跟随在先前发送的显性比特之后的隐性比特，并且/或者提供被延迟可配置的时间量的、跟随在先前发送的隐性比特之后的显性比特。
[0009]根据本发明的其它方面，一种用于使比特流的位定时对称化的方法包括:从总线接收比特流，以及延迟所接收的比特流的隐性到显性的沿。该方法还包括在下一比特时间的开始之前发送跟随在先前发送的显性比特之后的隐性比特，并将跟随在先前发送的隐性比特之后的显性比特延迟可配置的时间量而发送。
[0010]本发明的其它特征、方面和优点将由于下面参考附图而做出的对本发明的详细说明而变得明显。
【专利附图】

【附图说明】
[0011]附图被包含以提供对本发明的进一步的理解，并且，附图被合并在本说明书中并构成本说明书的一部分。这些图示出本发明的实施例并且与说明书一起用于解释本发明的原理。本发明的其它实施例和本发明的许多预期的优点将易于理解，因为通过参考下面的详细说明它们变得更好理解。
[0012]图1示出根据本公开的一个实施例的总线系统的一部分以及经由总线系统相互通信的多个系统模块的示例示意图。
[0013]图2示出根据本公开的一个实施例的总线节点200的一部分的示例示意图。
[0014]图3示出根据本公开的一个实施例的总线控制器220的示例框图。
[0015]图4示出根据本公开的一个实施例的用于经由总线系统接收和发送信号的示例方法的流程图。
【具体实施方式】
[0016]在下面的详细说明中，对附图进行参考，附图形成说明的一部分并且在附图中以例证的方式示出在其中可以实践本发明的特定实施例。应当理解的是，可以利用其它实施例并且可以进行结构上的或其它改变，而不偏离本发明的范围。因此，并非在限制性的意义上进行以下详细说明，并且本发明的范围由所附的权利要求来限定。
[0017]图1示出根据本发明的总线系统100的一部分的示例示意图。系统模块120、130、140和150被耦合到总线110并且经由总线110相互通信。系统模块120、130、140和150可以是任意类型的电子模块或装置，诸如传感器、致动器和其它控制装置(在下文中称为“节点”)。以下说明为了例证的目的将会聚焦于受控局域网系统(CAN)总线系统，但本领域技术人员将认识到，本公开的总线系统100并不限于任何特定的总线系统，而是可以包括多个其它合适的总线系统中任意总线系统，诸如局域互连网(LIN)总线系统，其能够实现在节点120、130、140和150之间的通信。
[0018]总线系统100可以包括数据总线、以及/或者地址总线、以及/或者控制总线，数据总线包括用于传输实际有用的数据的一个或多个数据线，地址总线包括用于地址数据的传输的一个或多个地址线，控制总线包括用于控制数据的传输的一个或多个控制线。在本公开的一个实施例中，总线系统100包括单个传输线110，所述多个系统节点120、130、140和150被耦合到该单个传输线110，并且，有用的、地址和/或控制数据经由该单个传输线110被传送。
[0019]在本公开的一个实施例中，系统节点120、130、140和150中的一个或多个可以包括机电一体化电机系统，一个或多个电机以及它们的相应电子部件被容纳在该机电一体化电机系统中。例如，系统模块可以包括总线收发器，和/或相应的电压调节装置，和/或相应的致动器控制装置，和/或相应的传感器接口，和/或相应的存储装置，和/或相应的微控制器和/或微处理器系统，等等。
[0020]根据本公开的一个实施例，总线系统100有利地改进总线节点的信号接收能力，并且/或者修改传输总线信号。更具体地，本公开向接收比特采样路径提供对称性数字延迟，并且在传输之前实现对总线信号的整形，如下面将要更详细地描述的。该位定时对称化有利地增大总线系统的最大波特率或者提高系统针对相同波特率的稳定性，从而导致整体系统的更高的性能。本公开还提高系统模块或总线节点的振荡器耐受性，从而改进成本和系统性能。
[0021]图2示出根据本发明的用于将装置连接到总线系统100的总线节点200的示例示意图。总线节点200包括收发器210、总线控制器220和微控制器230。总线控制器220将微控制器230耦合到总线110。如图2中所示，在一个实施例中总线控制器220构成微控制器230的部件，但本领域技术人员将认识到，总线控制器也可以被形成在专用芯片上。
[0022]微控制器230还包括经由内部总线240相互耦合的多个其它部件250、260和270。部件250、260和270可以包含一个或多个CPU、一个或多个存储器和各种外围单元，诸如A/D转换器、D/A转换器、DMA控制器、定时器和/或USB接口。本领域技术人员将认识到，部件的数目并不限于所示出的三个部件，而是可以包括微控制器230所需的任意数目的部件。
[0023]收发器210将由微控制器230经由总线控制器220所接收的数据输出到总线110上，并且将从总线Iio接收的数据经由总线控制器220转发给微控制器230。收发器210还用于电平转换。换而言之，收发器210将由微控制器230输出的信号转换成合适的电平和信号以便经由总线110传输，并且将经由总线110接收的信号转换成微控制器230所需的合适的电平。因此，当微控制器230的部件想要将数据传输到耦合至总线系统100的另一节点时，微控制器230经由微控制器中的内部总线240将数据传送到总线控制器220。总线控制器220将数据转换成规定的格式，诸如“帧”，并且经由收发器210将帧输出到总线110上。相似地，总线控制器220经由收发器210接收来自总线110的帧，检查帧中的数据是否是打算用于微控制器230的，并且如果必要，将从帧中提取出的数据转发给微控制器230内的合适部件。节点200以相同的比特率或者以相同的位定时将数据输出到总线110上。因此，在一个实施例中总线控制器220可以使用预配置的位定时和延迟值，或者可以对总线110采取合适的措施，并且，连接到总线的节点、或者更具体地说是总线控制器220需要被配置以将系统的比特率考虑进去。
[0024]根据本公开的一个实施例，节点200的信号接收和发送能力通过位定时对称化而得以大大提高。更具体地，本公开向接收比特采样路径提供对称的数字延迟，并在传输前实现对总线信号的整形。这有利地增大总线系统的波特率或提高系统针对相同波特率的稳定性，由此导致整体系统的更高的性能。本公开还提高系统模块或总线节点的振荡器耐受性，由此改进成本和系统性能。
[0025]图3示出根据本公开的一个实施例的总线控制器220和收发器210的示例框图。总线控制器220包括比特流处理器310、位定时逻辑320、位定时对称化部件330和与CAN协议引擎相关联的各种其它部件340、350和360。虽然下面的说明为了例证的目的而聚焦于CAN总线系统，但是本领域技术人员将认识到，本公开的总线控制器220并不限于任何特定的总线系统，而是可以包括多个其它合适的总线系统中的任意总线系统，诸如局域互连网(LIN)总线系统，其实现节点之间的通信。
[0026]比特流处理器310确保所接收的或所发送的比特流遵从总线协议，在本实例中所述总线协议是CAN协议。位定时逻辑320对于经由总线发送的比特流产生同步并确保经由总线的比特流的接收和发送。位定时对称化部件330作用于所接收的输入信号和/或所发送的信号，以改进比特流的对称性，如下面更详细地所述的。各种其它部件340、350和360可以包括但不限于用于定义时间量子(Time Quanta)的预标量(Pre-scalar)部件、帧计数器和对于本领域技术人员来说将是已知的其它部件。
[0027]在本公开的一个实施例中，位定时对称化部件330包括用于对来自总线的所接收的输入信号进行延迟的附加滤波器。虽然位定时对称化部件330在本文中被描述为与位定时逻辑320是分离的，但其也可以被组合和集成到位定时逻辑电路320中。位定时对称化部件330的附加滤波器捕获初始CAN接收输入(rxd_i)的值并针对所有的下降沿延迟该值。然后在采样点采样该被延迟的值，而不是现有技术的初始rxd_i值。位定时对称化在初始rxd_i的情况下、即在隐性到显性的沿不被延迟的情况下仍然可被执行。因此，本公开利用额外的滤波器延迟所 有的隐性到显性的沿(即I到O的过渡)，以用于比特采样。根据一个实施例，所有显性到隐性的沿(即O到I的过渡)的定时保持原样且不被本公开主动延迟。
[0028]因此，本公开有利地使总线脉冲序列对称化并增大隐性比特的有效时间，因此增大了同步盈余。另外，还可以将采样点进一步向比特的结尾移动，因为下一显性边沿被滤波器延迟。通常在显性边沿上被完成的比特同步仍然可以使用初始接收输入(rxd_i)来完成。
[0029]更具体地，根据本公开的一个实施例，位定时对称化部件330的输入延迟滤波器在采样点处生成初始CAN接收输入信号(rxd_i)的延迟版本:
rxd_delayed:= delay(rxd_i)
在本公开的一个实施例中，采样的值可以是初始接收输入信号(rxd_i)和延迟版本(rxd_delayed)的逻辑或(0R)，因为本公开仅仅延迟下降沿(即I到O的过渡)。
[0030]rxd_sampled:= rxd_delayed or rxd_i @ t_samplepoint
在一个实施例中，输入延迟滤波器利用针对上升沿的较小延迟来实现不对称延迟，以确保较短的隐性比特不会被滤波器抑制。输入延迟滤波器可以包括计数器滤波器(filter_count)、可配置显性极限值(dominant_limit)和可配置隐性极限值(recessive_limit),并且可以根据以下规则来运行，所述规则可以每时间量子或者任何其它指定的时间基础被应用一次。
[0031]selected_limit:= dominant_limit when rxd_filtered = I else recessive_limitfilter_counter:= filter_count + I when rxd_i /= rxd_filteredfilter counter:= filter count -1 when rxd_i = rxd_filtered (仅针对滤波器计数大于零时的情况)
rxd_filtered:= rxd_i when filter_count = selected limitfilter_count:= 0 when filter_count = selected limit因此，本公开有利地提高CAN振荡器耐受性以及/或者增大CAN波特率。而且，本公开不延迟由比特流处理器进行的比特处理或者对CAN节点的响应定时，并且CAN比特流定时保持不变，因为对于实施该特征的那些节点来说只有正确地读取比特流的能力被改进。虽然在不改变CAN协议的情况下使用本公开在技术上来说是可能的，但是如上所述，一个实施例增强了 CAN协议规范。另外，输入延迟滤波器可以独立于位定时设置而被配置，其增大用于采样值的时间盈余。因此，可以将采样点进一步朝向比特时间的结尾移动。最后，输入延迟滤波器可以选择性地被旁路以恢复初始比特采样，从而排除在实施本发明时位定时的任何风险。本领域技术人员也将认识到，将采样点移动超过比特时间是不可能的，因为采样的值决定在下一比特的开始被放在CAN总线上的下一传输电平。
[0032]如上面提到的，本公开不限于任何特定的总线系统，而是可以用于任何合适的总线系统。例如，对于LIN总线系统，本公开可以在开始比特的定时(其提供同步)保持不变的情况下被实施，而用于比特值采样的接收值被滤波器模式化。本公开在LIN总线系统中的实施例可以延迟整个帧的接收，因为:由于CAN无损仲裁和CAN应答比特，不存在立即的响应。因此，LIN节点可以仅仅实施不对称接收输入滤波器作为前端接收线路滤波器，以将毛刺滤波器的一般任务与比特流对称化相结合。
[0033]在本公开的另一实施例中，位定时对称化部件330使发送的比特流对称化。这通过或者较早地发送隐性比特(即在前一比特是显性时显性到隐性的过渡)或者通过较晚地发送显性比特(即在前 一比特是隐性时隐性到显性的过渡)来完成。因此，本公开针对上升沿和下降沿以及O比特和I比特的持续时间改进CAN比特流的对称性，从而改进CAN节点执行正确的比特采样的能力。
[0034]更具体地，当要发送的下一比特值是I (隐性)时，本公开的一个实施例在下一比特时间的开始之前、而不是在该新比特时间的开始时发送该隐性电平。在一个实施例中，本公开实施具有可配置的极限值的时间计数器，其以采样点作为开始并且在计数器到达其极限值时定义隐性比特的发送点。采样点理论上是发送隐性比特的最早时间点，因为需要采样值(以及比特流处理器的当前状态)以便确定下一比特是显性的还是隐性的。本公开的该实施例可以在所选择的CAN节点内被实施，因为隐性边沿不被用于比特同步。
[0035]在本公开的另一实施例中，CAN总线上的每个传输将每个显性边沿(即显性比特的传输)延迟共同数目的时间量子或其它时间基础，以便改进CAN比特流的对称性。时间量子或其它时间基础的共同数目可由系统设计者来配置。隐性比特的定时保持不变，因为隐性比特已经被相对弱的CAN总线上拉电阻延迟。
[0036]由于显性边沿的定时直接决定同步，因此所有的比特定时单元需要将该延迟考虑进去。在一个实施例中，这是通过在每个同步事件之后将TSEGl段(采样点之前的段)缩短相同的量以补偿延迟来完成。这使得所有CAN节点的位定时段保持同步，这是CAN仲裁和应答比特所需要的。本公开在LIN总线系统中的实施将不需要该延迟补偿并且可以仅针对所选的LIN节点被实施。
[0037]图4示出根据本公开的一个实施例的用于经由总线系统接收和发送信号的示例方法的流程图。为清楚起见，在图1至3中所述的系统100的背景下说明用于接收和发送信号的方法400。然而，在替换实施例中，可以使用其它配置。而且，其它实施例可以以不同的顺序执行这里所述的动作，以及/或者其它实施例可以执行除这里所述的那些动作外的附加动作和/或与其不同的动作。
[0038]一种用于将装置耦合至总线的方法包括步骤:在402接收来自总线的比特流，使该比特流对称化并将该比特流发送给总线。在一个实施例中，使来自总线的比特流对称化可以进一步包括:在404针对所有的隐性到显性的沿(即I到O的过渡)延迟从比特流接收的输入信号，以改进比特流的位定时。在另一实施例中，在总线控制器的位定时逻辑部件内执行对比特流的对称化，并且所接收的被延迟的输入信号在位定时逻辑部件内被延迟。
[0039]在又一实施例中，使比特流对称化可以进一步包括:在406，在下一比特时间的开始之前发送隐性比特，该隐性比特跟随在先前发送的显性比特之后。方法400还可以在408将显性比特延迟可配置的时间量而发送该显性比特，该显性比特跟随在先前发送的隐性比特之后。
[0040]虽然已经在本文中示出并说明了具体的实施例，但本领域普通技术人员将认识到的是，可以用多种多样的替换和/或等价实施方式来代替所示出和说明的具体的实施例，而并不脱离本公开的范围。本申请意图覆盖本文中所讨论的具体实施例的任意改编或变体。因此，意图是，本发明仅仅受到权利要求及其等同体的限制。
【权利要求】
1.一种用于将装置耦合至总线的总线接口，所述总线允许多个装置相互通信，所述总线接口从所述总线接收比特流以及向所述总线发送比特流，所述总线接口包括: 位定时对称化部件，其被配置为使所述比特流对称化。
2.如权利要求1所述的总线接口，其中所述位定时对称化部件进一步包括输入延迟滤波器，所述输入延迟滤波器被配置为延迟从所述比特流接收的输入信号以改进所述比特流的位定时。
3.如权利要求2所述的总线接口，其中所述输入延迟滤波器被配置为延迟给定的所接收的比特流的隐性到显性的沿。
4.如权利要求2所述的总线接口，还包括位定时逻辑部件，其中输入延迟滤波器被集成在位定时逻辑部件内，以及其中所接收的被延迟的所述输入信号在所述位定时逻辑部件内被延迟。
5.如权利要求2所述的总线接口，其中所述输入延迟滤波器进一步包括可配置的显性极限值和隐性极限值。
6.如权利要求1所述的总线接口，其中所述位定时对称化部件被配置为在下一比特时间的开始之前发送跟随在先前发送的显性比特之后的隐性比特。
7.如权利要求1所述的总线接口，其中所述位定时对称化部件被配置为将跟随在先前发送的隐性比特之后的显性比特延迟可配置的时间量。
8.如权利要求1所述的总线接口，其中所述总线系统是受控局域网(CAN)总线系统。
9.一种用于从总线接收比特流以及向总线发送比特流的总线系统，所述总线系统包 括: 位定时对称化部件，其被配置为使所述比特流对称化。
10.如权利要求9所述的总线系统，其中所述位定时对称化部件进一步包括输入延迟滤波器，所述输入延迟滤波器被配置为延迟从所述比特流接收的输入信号，以改进所述比特流的位定时。
11.如权利要求10所述的总线系统，其中所述输入延迟滤波器被配置为延迟给定的所接收的比特流的隐性到显性的沿。
12.如权利要求10所述的总线系统，还包括位定时逻辑部件，其中所述输入延迟滤波器被集成在所述位定时逻辑部件内，以及其中所接收的被延迟的所述输入信号在所述位定时逻辑部件内被延迟。
13.如权利要求10所述的总线系统，其中所述输入延迟滤波器进一步包括可配置的显性极限值和隐性极限值。
14.如权利要求9所述的总线系统，其中所述位定时对称化部件被配置为在下一比特时间的开始之前发送跟随在先前发送的显性比特之后的隐性比特。
15.如权利要求9所述的总线系统，其中所述位定时对称化部件被配置为将跟随在先前发送的隐性比特之后的显性比特延迟可配置的时间量。
16.如权利要求9所述的总线系统，其中所述总线系统是受控局域网(CAN)总线系统。
17.一种用于从总线接收比特流以及向总线发送比特流的方法，所述方法包括: 接收来自所述总线的比特流； 使所述比特流对称化；以及向所述总线发送所述比特流。
18.如权利要求17所述的方法，还包括延迟从所述比特流接收的输入信号以改进所述比特流的位定时。
19.如权利要求18所述的方法，其中所述输入延迟是用于给定的所接收的比特流的隐性到显性的沿。
20.如权利要求17所述的方法，其中所述比特流的对称化是在位定时逻辑部件内执行的，并且所接收的被延迟的所述输入信号是在所述位定时逻辑部件内被延迟。
21.如权利要求17所述的方法，其中对称化包括在下一比特时间的开始之前发送跟随在先前发送的显性比特之后的隐性比特。
22.如权利要求17所述的方法，其中对称化包括将跟随在先前发送的隐性比特之后的显性比特延迟可配置的时间量。
23.如权利要求17所述的方法，其中所述总线系统是受控局域网(CAN)总线系统。
24.一种用于将装置耦合至总线的总线接口，所述总线允许多个装置相互通信，所述总线接口从所述总线接收比特流以及向所述总线发送比特流，所述总线接口包括: 输入延迟滤波器，其被配置为延迟从所述比特流接收的输入信号以改进所述比特流的位定时，其中被延迟的所述输入信号在采样点处被采样；以及 位定时同步模块，其被配置为使所述比特流与初始输入信号同步。
25.如权利要求24所述的总线接口，其中所述输入延迟滤波器被配置为延迟给定的所接收的比特流的隐性到显性的沿。·
26.如权利要求24所述的总线接口，其中所述总线系统是受控局域网(CAN)总线系统。
27.一种用于从总线接收比特流以及向总线发送比特流的方法，所述方法包括: 接收来自所述总线的初始输入信号； 延迟来自所述总线的所述初始输入信号；以及 对于被延迟的所述输入信号的所有隐性到显性的沿在采样点处对被延迟的所述输入信号进行采样，其中位定时同步是使用所述初始输入信号被执行的。
28.如权利要求27所述的方法，其中所述总线系统是受控局域网(CAN)总线系统。
【文档编号】H04L12/40GK103856384SQ201310644204
【公开日】2014年6月11日 申请日期:2013年12月5日 优先权日:2012年12月5日
【发明者】A.福维 申请人:英飞凌科技股份有限公司