一种新型的防破解puf结构的制作方法
【专利摘要】本发明公开一种新型的防破解物理不可克隆函数PUF结构。首先PUF基本单元为容性电路采用开关电容电路捕获电容的工艺偏差，将其转变为电压偏差，以实现物理不可克隆函数；其次采用电容敏感的输入输出耦合正反馈比较器将开关电容电路产生的电压偏差值放大，转变为PUF0/1密钥；然后采用多个PUF容性基本单元构成容性阵列，保护整个芯片：将每个PUF容性基本单元中所采样电容的上极板以顶层金属走线，并与地线混合绕线，将每个PUF容性基本单元中所采样电容的下极板以次顶层金属走线，并与地线混合绕线。所有走线都覆盖PUF电路、内核电路和需要保护的其他电路。本发明防破解PUF结构在获得良好物理不可克隆特性的同时，能够有效防止探针、破坏重建等外部攻击。
【专利说明】一种新型的防破解PUF结构
【技术领域】
[0001]本发明主要涉及基于PUF的身份认证、密钥生成和防伪技术等的设计领域，特指一种新型的防破解PUF结构。
【背景技术】
[0002]物理不可克隆函数(PhysicalUnclonable Funct1n,简称 PUF)最早由 Pappu 于2001年3月在《Physical One-Way Funct1ns))中提出，随后很快就出现了基于光学、电磁学和电子学等原理的多种PUF结构，并被广泛的用于身份认证、安全密钥生成和防伪技术等领域。随着集成电路技术的迅速发展，采用PUF技术的集成电路芯片也很快出现，并在芯片安全和防伪领域得到广泛的应用。PUF电路主要通过捕获芯片在制造过程中不可避免产生的工艺偏差，从而生成无限多的，具有唯一性和不可克隆性的输出，这些输出不可预测，即使芯片制造商也无法复制，因此极大的提高了芯片的安全级别。
[0003]近些年来，出现了许多种PUF电路结构。因为这些PUF电路对工艺的敏感性和自身结构的特性存在很多不同之处，所以其表现出不同的性能。比如，基于双堆叠反向延迟单元的PUF电路对工艺的敏感特性较差，但是随着电源电压的变化，其延迟单元的延迟时间基本不变，于是PUF输出的唯一性很差，稳定性较好；基于电流饥饿型延迟单元的PUF电路对工艺的敏感特性较好，但是随着电源电压的变化，其延迟单元的延迟时间有较大的变化，于是对应PUF输出的唯一性较好，稳定性很差。因此，亟需设计一种新型的PUF电路结构，来保证对应PUF的输出同时具备良好的唯一性和稳定性。
[0004]同时，现有的PUF结构都不具有完备的防破解功能，无法同时防止外部探针探测和破坏-重建等攻击。对于分压型或SRAM等阻性敏感PUF而言，PUF输出值捕获的是电阻的工艺随机特性，现今外部探针可以做到非常高的接触电阻，当探针探测PUF输出值时，并不会引起采样电阻的变化，从而存在PUF密钥被探针盗取的风险。同样，对于延迟类的PUF而言，虽然该类为容性敏感PUF，当外部探针探测时，会引起采样单元电容的变化，从而可能导致PUF的输出值发生变化。但是该类PUF并不不能防止外部小范围破坏-重建攻击，即将所采样单元保护线在小范围内破坏，留出探测点，然后在外围对保护线进行重建，这样对采样单元电容的影响非常小，而探针可以直接透过保护线探测内部核心信号，从而实现破解PUF的目的。可以看出，现有的分压型、SRAM和延迟类的PUF都不能实现完备的防破解功能，因此亟需设计一种新型的防破解PUF结构，在保证对应PUF输出具备良好的唯一性和稳定性的同时，还具有完备的防破解特性。
【发明内容】
[0005]本发明要解决的问题就在于:针对现有芯片安全等技术问题，本发明提供一种输出统计分布特性好、稳定性高，具有完备防破解功能，可用于安全密钥生成、芯片身份认证和防伪技术等领域的新型的防破解PUF结构。
[0006]为解决上述技术问题，本发明提出的解决方案为:
[0007]一种新型的防破解PUF结构，由多个PUF容性基本单元构成容性阵列，其特征在于:每个PUF容性基本单元包含开关电容电路、控制电路、比较器、顶层金属走线及次顶层金属走线，控制电路分别与开关电容电路和比较器相连，开关电容电路的信号输出经比较器放大后输出；开关电容电路分别与顶层金属走线及次顶层金属走线相连，在顶层金属和次顶层金属分别采用电容上极板和电容下极板作为敏感的信号线，并分别与地线混合绕线，且混合绕线覆盖PUF电路、内核电路和芯片需要保护的电路；所述的比较器为电容敏感的输入输出I禹合正反馈比较器；
[0008]多个PUF容性基本单元构成容性阵列覆盖整个芯片的PUF电路、内核电路和芯片需要保护的电路；
[0009]开关电容电路捕获芯片电容的工艺偏差，并转换为电压偏差，以实现物理不可克隆函数；比较器将开关电容电路产生的电压偏差值放大，转变为PUF输出0/1密钥，控制电路对PUF基本单元的工作状态进行使能，产生PUF密钥后，控制电路关闭PUF基本单元。
[0010]所述的电容敏感的输入输出耦合正反馈比较器为锁存器latch，latch将开关电容电路产生的电压偏差值放大，转变为PUF0/1密钥；由于latch所有节点的电容值都参加开关电容电路的电容分压，进而会影响PUF输出密钥的值。由此，实现了从工艺采样路径到电压放大路径，再到信号输出路径都为容性敏感的目的。
[0011]本发明针对PUF输出值的唯一性和稳定性，采用开关电容电路捕获金属电容的工艺偏差，将其转变为电压偏差，以实现物理不可克隆函数。由于开关电容电路采样的是电容的比值，而金属电容具有很好的工艺差异性，其比值不随温度、电压等变化，因此该基于开关电容采样电路的PUF结构具有良好的唯一性和稳定性；同时，针对防破解特性，本发明提出了完备的防破解方法:首先，基本PUF电路为容性电路，由于开关电容电路不仅能实现良好的唯一性和稳定性，还能进行容值变化检测。当存在外部探针攻击和破坏-重建攻击时，必然会破坏PUF电路中相应节点的电容值，而开关电容电路能够非常灵敏地检测该电容变化，并最终反映到PUF输出值的变化，从而能够有效防止外部攻击；其次，采用latch作为一种容性敏感的输入输出耦合正反馈比较器将开关电容电路产生的电压偏差值放大，转变为PUF0/1密钥。由于该比较器的输入输出信号连接在一起，这样整个比较器的输入和输出端都是电容敏感的，其所有节点电容值都参与开关电容电路的电容分压，比较器任何节点的电容变化都会引起整个PUF输出值的变化，能够充分保证PUF基本单元的所有通路都为电容敏感点，不被外部攻击所探测；最后，采用多个PUF容性基本单元构成容性阵列，并将其容性敏感的信号线覆盖所有电路，保护整个芯片:将PUF容性基本单元中所采样电容的上极板以顶层金属走线，并与地线混合绕线，覆盖PUF电路、内核电路(CORE)和芯片需要保护的电路；将PUF容性基本单元中所采样电容的下极板以次顶层金属走线，并与地线混合绕线，覆盖PUF电路、内核电路(CORE)和需要保护的其他电路。在顶层和次顶层金属层，容性保护线与地线混合紧密绕线，任何外部小范围破坏-重建攻击和探针攻击将直接影响顶层金属和次顶层金属中的容性敏感信号线的电容值，从而影响PUF电路的输出密钥值。这样，整个芯片处于容性敏感的保护线下，能够有效保护整个芯片。
[0012]与现有技术相比，本发明的优点就在于:
[0013]1、PUF的输出具备高的稳定性。与传统的PUF电路结构相比，本发明通过对金属电容(包括MM电容和寄生电容)比值进行采样，当电压和温度变化时，虽然电容的绝对值会发生变化，但它们的比值是恒定的，因而保证PUF的输出在大的温度和电压变化范围内保持不变。这也符合PUF电路输出对制造工艺敏感，而对其它诸如温度和电压物理参数不敏感的要求。
[0014]2、PUF具有完备的防破解特性。与传统的PUF电路结构相比，本发明在顶层金属层和次顶层金属层采用容性敏感信号线保护整个芯片，且PUF整个通路(包括开关电容电路、容性敏感比较器等)都是容性敏感的，能够有效防止外部探针攻击。同时，采用信号线盒地线交叉混合紧密绕线，能够有效防止外部破坏-重建攻击。
【专利附图】
【附图说明】
[0015]图1是传统的PUF电路结构示意图；
[0016]图2是本发明PUF结构图；
[0017]图3是本发明PUF结构中开关电容电路结构图；
[0018]图4是本发明PUF结构中输入输出耦合正反馈比较器结构图；
[0019]图5是本发明PUF结构顶层金属走线示意图；
[0020]图6是本发明PUF结构次顶层金属走线示意图。
【具体实施方式】
[0021]以下将结合附图和具体实施例对本发明做进一步详细说明。
[0022]图2所示为本发明的新型防破解PUF结构的示例图，由多个PUF容性基本单元构成容性阵列，每个PUF容性基本单元包括控制电路、开关电容电路、比较器、顶层金属走线及次顶层金属走线；控制电路分别与开关电容电路和比较器相连，开关电容电路的信号输出经比较器放大后输出；开关电容电路分别与顶层金属走线及次顶层金属走线相连，在顶层金属和次顶层金属分别采用电容上极板和电容下极板作为敏感的信号线，并分别与地线混合绕线，且混合绕线覆盖PUF电路、内核电路和芯片需要保护的电路；所述的比较器为锁存器(latch)，作为电容敏感的输入输出耦合正反馈比较器；
[0023]多个PUF容性基本单元构成容性阵列覆盖整个芯片的PUF电路、内核电路和芯片需要保护的电路；
[0024]开关电容电路捕获芯片电容的工艺偏差，并转换为电压偏差，以实现物理不可克隆函数；比较器将开关电容电路产生的电压偏差值放大，转变为PUF输出0/1密钥，控制电路对PUF基本单元的工作状态进行使能，产生PUF密钥后，控制电路关闭PUF基本单元。
[0025]在该结构中，在顶层金属和次顶层金属，分别采用电容上、下极板作为敏感的信号线与地线混合绕线覆盖PUF电路、内核电路和芯片需要保护的电路；开关电容电路对信号线电容差值进行采样，并将其转换为电压差值；电容敏感的比较器则检测该电压差值并进一步放大，进而转变为PUF0/1输出值。当出现外部攻击时，顶层金属和次顶层金属的电容值必然发生改变，开关电容电路检测到电容值的变化，并进一步转变为电压的变化，而比较器检测该电压变化并进一步放大，从而引起PUF输出值的变化，最终导致PUF密钥的变化，从而达到防破解的功能。
[0026]图3所示为本发明PUF结构中开关电容电路结构图。当使能信号EN = O时，电路处于放/充电状态，所有电容存储的电荷都为固定值。当使能EN信号EN= I时，电路处于电荷再分布状态，此时根据电荷守恒，由于N、P两条支路的电路环境相同，可知N、P两点的电压相同。但在实际生产过程中，由于存在工艺偏差，电容偏离设计值，此时N、P两点的电压差约为Vn-Vp?K(ACN/C-ACP/C)，从而实现了将电容偏差转换为电压偏差的功能。可以看出，由工艺偏差造成的电容偏差经过开关电容电路采样后转变为了电压偏差。其中C2n,C2p, Cin和Cip可以是具体的MOS电容或者MM电容，也可以是金属线之间的寄生电容或者MOS管的寄生电容。
[0027]当开关电容电路将由工艺偏差造成的电容偏差转变为电压偏差后，采用图4所示的锁存器(latch)，输入输出耦合正反馈比较器电路将电压偏差进一步放大至轨到轨信号，从而输出0/1序列PUF密钥。由于输入端和输出端连在一起，该比较器的任何一个节点的寄生电容都参与开关电容电路的电荷再分配，这也就意味着比较器所有节点都会直接影响PUF输出密钥值，从而可以全方位防止外部攻击。
[0028]图5和图6所示为本发明PUF结构中PUF电容单元阵列顶层金属和次顶层金属走线示意图，将每个PUF基本单元的开关电容电路所采样电容Cin和Cip的上极板以顶层金属走线，并与地线混合绕线，覆盖PUF电路、内核电路和其他需要保护的电路；将每个PUF基本单元的开关电容电路所采样电容Cin和Cip的下极板以次顶层金属走线，并与地线混合绕线，覆盖PUF电路、内核电路和其他需要保护的电路。在顶层和次顶层金属层，保护线与地线混合紧密绕线，能够有效防止外部小范围破坏-重建攻击。而整个芯片处于容性敏感的保护线下，能够对整个芯片进行有效保护。
[0029]综上所述，基于本发明结构的PUF电路利用开关电容电路检测IC制造过程中的电容工艺偏差，产生具有良好唯一性和稳定性不可克隆的物理输出。同时，在顶层和次顶层用电容敏感的信号线与地线混合绕线覆盖整个芯片，并用一种输入输出耦合正反馈比较器检测信号线电容偏差引起的电压偏差，能够有效检测外部探针探测攻击和破坏-重建攻击并最终引起PUF输出密钥的变化，从而能起到防止探针探测和破坏-重建外部攻击的作用。由此可见，本发明防破解PUF结构在获得良好的物理不可克隆特性的同时，能够有效防止探针、破坏重建等外部攻击，具有完备的防攻击特性。
【权利要求】
1.一种新型的防破解PUF结构，由多个PUF容性基本单元构成容性阵列，其特征在于:每个PUF容性基本单元包含开关电容电路、控制电路、比较器、顶层金属走线及次顶层金属走线，控制电路分别与开关电容电路和比较器相连，开关电容电路的信号输出经比较器放大后输出；开关电容电路分别与顶层金属走线及次顶层金属走线相连，在顶层金属和次顶层金属分别采用电容上极板和电容下极板作为敏感的信号线，并分别与地线混合绕线，且混合绕线覆盖PUF电路、内核电路和芯片需要保护的电路；所述的比较器为电容敏感的输入输出耦合正反馈比较器； 多个PUF容性基本单元构成容性阵列覆盖整个芯片的PUF电路、内核电路和芯片需要保护的电路； 开关电容电路捕获芯片电容的工艺偏差，并转换为电压偏差，以实现物理不可克隆函数；比较器将开关电容电路产生的电压偏差值放大，转变为PUF输出0/1密钥；控制电路对PUF基本单元进行使能，产生PUF密钥后，控制电路关闭PUF基本单元。
2.根据权利要求1所述的一种新型的防破解PUF结构，其特征在于:所述的电容敏感的输入输出稱合正反馈比较器为锁存器latch, latch将开关电容电路产生的电压偏差值放大，转变为PUF0/1密钥；由于latch所有节点的电容值都参加开关电容电路的电容分压，进而会影响PUF输出密钥的值。
【文档编号】H04L9/32GK104052604SQ201410221390
【公开日】2014年9月17日 申请日期:2014年5月23日 优先权日:2014年5月23日
【发明者】万美琳, 贺章擎, 韩爽, 李聪, 戴葵, 邹雪城 申请人:戴葵