发射器、共模收发器及其操作方法与流程

本发明是有关于一种射频技术，且特别是有关于一种发射器、共模收发器及其操作方法。

背景技术：

在通信系统中若两个通信设备的距离很远时会遇到设备彼此存在不同地电位的问题。对于上述问题，常见的现有技术有两种解决方式。现有第一种方式请参见图1。图1为通信系统中将两个通信设备的地电位连接的架构图。两个通信设备EQ1、EQ2中间的传输接口除了传送信号(如传送信号包括接口电压Vbus)之外，还利用每一通信设备的地电位信号接脚，将两个通信设备的地电位信号接脚连接在一起而成为同一个地电位GND。但此种做法有两个缺点：第一、通信设备的连接端口(connection port)需使用地电位信号接脚；第二、若通信设备EQ1、EQ2之间的地电位差异太大时，将不同的地电位强迫连接，由于导线的电阻为微欧姆等级，极可能产生巨大的电流(I＝V/R)，且此巨大的电流必然会产生磁场而影响正常的信号通信，造成通信失败。

现有第二种方式请参见图2。图2为通信系统中两个通信设备具有共模(common mode)范围接口的架构图。通信设备EQ1、EQ2使用共模收发器，在共模电压范围内容许通信设备EQ1、EQ2处于不同地电位。

请参见图3，图3为两个通信设备之间存在正地电位偏移的示意图。图3基于图2的架构图示出通信设备EQ1、EQ2之间存在正地电位偏移。例如：当通信设备EQ1的共模电压范围为0V至5V且存在正地电位偏移为7V时，则通信设备EQ2的共模电压范围的需求为7V至12V。

另外，请参见图4，图4为两个通信设备之间存在负地电位偏移的示意图。图4基于图2的架构图示出通信设备EQ1、EQ2之间存在负地电位偏移。例如：当通信设备EQ1的共模电压范围为0V至5V且存在负地电位偏移为-7V时，则通信设备EQ2的共模电压范围的需求为-7V至-2V。另一方面，若通信 设备EQ2要可同时应付正地电位偏移与负地电位偏移时，则其共模电压范围的需求为-7V至+12V。

当通信设备EQ1、EQ2皆为共模收发器，且在两个通信设备间EQ1、EQ2存在正地电位偏移或是负地电位偏移时，依规定在电位偏移范围内都要能正常收发信号且不允许额外的漏电。请参见图5或图6。图5为共模收发器的发射器有正地电位偏移时的漏电路径的示意图。图6为共模收发器的发射器有负地电位偏移时的漏电路径的示意图。一般收发器的发射器10的上拉电路11或下拉电路12都存在一个寄生二极管。

在图5中，当接口电压Vbus大于电源端VDD时，会有一个漏电路径通过寄生二极管从接口电压Vbus流向电源端VDD。相同上述原理而在图6中，当接口电压Vbus小于地电位GND时，会有一个漏电路径通过寄生二极管从地电位GND流向接口电压Vbus。

为了解决漏电路径的问题，请参见图7所示。图7为现有的共模收发器的发射器的电路图。在从接口电压Vbus流向电源端VDD的路径上配置一个反向的二极管71以串接上拉电路，用以阻挡正地电位偏移；且在从地电位GND流向接口电压Vbus的路径上也配置另一个反向的二极管72以串接下拉电路，用以阻挡负地电位偏移的漏电路径。但是，上述方法将衍生一个缺点，共模电压范围的上限值与下限值将各别少掉一个二极管的切入电压(cut in voltage)，如此一来，发射器70的输出能力变差。举例来说，未配置两个反向二极管之前，共模电压范围为0至VDD；但在配置两个反向二极管之后，共模电压范围已经降低为0.7至VDD-0.7。

技术实现要素：

本发明提供一种发射器、共模收发器及其操作方法，以解决先前技术中的共模操作中的漏电问题。

本发明提供一种发射器，包括：

第一晶体管群组，包括串接的第一晶体管与第二晶体管，其中第二晶体管利用井追踪功能操作；

以及第二晶体管群组，包括串接的第三晶体管与第四晶体管，其中第三晶体管利用井追踪功能操作；

其中第一晶体管群组与第二晶体管群组之间具有输出节点，且第二晶体管与第三晶体管耦接输出节点。

在本发明的一实施例中，发射器还包括第一电路，耦接输出节点与地电位，用以进行瞬态电压抑制。

在本发明的一实施例中，第二晶体管具有第二电路，第二电路进行井追踪，用以根据施加在第二晶体管的源极或漏极上的第一最高电压，控制第二晶体管的第一井电压；以及第三晶体管具有第三电路，第三电路进行井追踪，用以根据施加在第三晶体管的源极或漏极上的第二最高电压，控制第三晶体管的第二井电压。

在本发明的一实施例中，第一晶体管与第二晶体管分别为低电压形式的P型金属氧化物半导体晶体管与高电压形式的P型金属氧化物半导体晶体管，且第一晶体管的电路面积经配置介于第二晶体管的电路面积的二分之一至四分之一之间。

在本发明的一实施例中，第三晶体管与第四晶体管分别为高电压形式的N型金属氧化物半导体晶体管与低电压形式的N型金属氧化物半导体晶体管，且第四晶体管的电路面积经配置介于第三晶体管的电路面积的二分之一至四分之一之间。

本发明还提供一种共模收发器。共模收发器包括发射器、第一电路、以及接收器。发射器包括输出级。第一电路耦接输出节点与地电位，用以进行瞬态电压抑制。接收器耦接输出节点。输出级包括第一晶体管群组以及第二晶体管群组。第一晶体管群组包括串接的第一晶体管与第二晶体管，其中第二晶体管利用井追踪功能操作。第二晶体管群组包括串接的第三晶体管与第四晶体管，其中第三晶体管利用井追踪功能操作，并且第一串接晶体管群组与第二串接晶体管群组之间具有输出节点，且第二晶体管与第三晶体管耦接输出节点。

在本发明的一实施例中，所述第二晶体管具有一第二电路，所述第二电路进行井追踪，用以根据施加在所述第二晶体管的源极或漏极上的一第一最高电压，控制所述第二晶体管的一第一井电压；以及所述第三晶体管具有一第三电路，所述第三电路进行井追踪，用以根据施加在所述第三晶体管的源极或漏极上的一第二最高电压，控制所述第三晶体管的一第二井电压。

在本发明的一实施例中，所述第一晶体管与所述第二晶体管分别为一低电压形式的P型金属氧化物半导体晶体管与一高电压形式的P型金属氧化物半导体晶体管，且所述第一晶体管的电路面积经配置介于所述第二晶体管的电路面积的二分之一至四分之一之间。

在本发明的一实施例中，所述第三晶体管与所述第四晶体管分别为一高电压形式的N型金属氧化物半导体晶体管与一低电压形式的N型金属氧化物半导体晶体管，且所述第四晶体管的电路面积经配置介于所述第三晶体管的电路面积的二分之一至四分之一之间。

本发明还提供一种共模收发器的操作方法，包括：

提供第一晶体管群组，包括串接的第一晶体管与第二晶体管；

提供第二晶体管群组，包括串接的第三晶体管与第四晶体管；以及

第二晶体管及第三晶体管分别利用井追踪功能操作。

在本发明的一实施例中，操作方法还包括：

提供第一电路，耦接输出节点与地电位，用以进行瞬态电压抑制。

在本发明的一实施例中，第二晶体管及第三晶体管分别利用井追踪功能操作的步骤包括：

在第二晶体管配置第二电路，第二电路进行井追踪，用以根据施加在第二晶体管的源极或漏极上的第一最高电压，控制第二晶体管的第一井电压；以及

在第三晶体管配置第三电路，第三电路进行井追踪，用以根据施加在第三晶体管的源极或漏极上的第二最高电压，控制第三晶体管的第二井电压。

本发明提供的发射器、共模收发器及其操作方法，在输出级使用多个串接的晶体管；串接的晶体管中包括低压组件与高压组件；高压组件使用井追踪功能，可用来阻挡正地电位偏移或负地电位偏移的漏电路径，且改善发射器的输出级的驱动能力不足的问题；低压组件可用来提高所要保护的电路的最大电压，以提高瞬态电压抑制时的静电放电防护能力。另一方面，低压组件的电路面积介于高压组件的电路面积的二分之一至四分之一之间，可避免全部晶体管采用高压组件时面临电路面积过大的问题，可节省整体的芯片面积。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合 附图作详细说明如下。

附图说明

下面的附图是本发明的说明书的一部分，其示出了本发明的示例实施例，附图与说明书的描述一起用来说明本发明的原理。

图1为通信系统中将两个通信设备的地电位连接的架构图；

图2为通信系统中两个通信设备具有共模范围接口的架构图；

图3为两个通信设备之间存在正地电位偏移的示意图；

图4为两个通信设备之间存在负地电位偏移的示意图；

图5为共模收发器的发射器有正地电位偏移时的漏电路径的示意图；

图6为共模收发器的发射器有负地电位偏移时的漏电路径的示意图；

图7为现有的共模收发器的发射器的电路图；

图8是本发明一实施例的共模收发器的发射器的电路图；

图9是本发明一实施例的发射器使用井追踪来阻挡正地电位偏移的漏电路径的图；

图10是本发明一实施例的发射器使用井追踪来阻挡负地电位偏移的漏电路径的图；

图11和图12为传输线脉冲IV曲线图；

图13是本发明一实施例的共模收发器的发射器的电路图；

图14是本发明一实施例的传输线脉冲IV曲线图；

图15是本发明一实施例的共模收发器的架构图；

图16为本发明一实施例的共模收发器的操作方法的流程图。

附图标记说明：

10：发射器； 1306：第三晶体管；

11：上拉电路； 1307：第四晶体管；

12：下拉电路； 1308：第三电路；

70：发射器； 1500：共模收发器；

71、72：二极管； 1501：发射器；

80：发射器； 1502：接收器；

81、82：晶体管； 1503：输出级；

83：第二电路； EQ1、EQ2：通信设备；

84：第三电路； GND：地电位；

1101：曲线； S1601、S1602：步骤

1300：发射器 TVS：电路/第一电路；

1301：第一晶体管群组； Vbus：接口电压；

1302：第二晶体管群组； VDD：电源端；

1303：第一晶体管； V_max_core：最大电压；

1304：第二晶体管； Vo：输出节点；

1305：第二电路； V_operation：电压。

具体实施方式

现在将详细参考本发明的示范性实施例，并在附图中说明所述示范性实施例的实例。另外，在附图及实施方式中所使用相同或类似标号的组件或构件是用来代表相同或类似部分。

在下述诸实施例中，当组件被指为“连接”或“耦接”至另一组件时，其可为直接连接或耦接至另一组件，或可能存在介于其间的组件。术语“电路”可表示为至少一组件或多个组件，或者主动地和/或被动地耦接在一起的组件以提供合适功能。术语“信号”可表示为至少一电流、电压、负载、温度、数据或其它信号。应理解，贯穿本说明书以及附图所指代的信号，其物理特性可以为电压或是电流。

应理解，尽管本文中可使用术语第一、第二等以描述各种组件，但此等组件不应受到此等术语限制。此等术语仅用以区分一个组件与另一组件。举例而言，在不脱离本发明实施例内容的教示的情况下，第一信号可被称为第二信号，且类似地，第二信号可被称为第一信号。

请参阅图8。图8是本发明一实施例的共模收发器的发射器的电路图。发射器80包括串接的晶体管81与晶体管82。晶体管81与82之间具有输出节点Vo。晶体管81具有第二电路83。正常工作时，施加在晶体管81的井电压(well-voltage)可以为电源端VDD的5V，本发明不以此为限。第二电路83进行井追踪(well-tracking)，用以根据施加在晶体管81的源极或漏极上的最高电压，控制晶体管81的井电压等于施加在晶体管81的源极或漏极上的 最高电压。类似地，晶体管82具有第三电路84，第三电路84进行井追踪，用以根据施加在晶体管82的源极或漏极上的最高电压，控制晶体管82的井电压等于施加在晶体管82的源极或漏极上的最高电压。

请参见图9。图9是本发明一实施例的发射器使用井追踪来阻挡正地电位偏移的漏电路径的图。第二电路83因具有井追踪功能而控制晶体管81的井电压，可用来阻挡正地电位偏移的漏电路径。换句话说，晶体管81的井电压会跟随在晶体管81的源极或漏极上的最高电压，当接口电压Vbus加上正地电位偏移大于电源端VDD时，晶体管81的井电压等于接口电压Vbus加上正地电位偏移，因此晶体管81的井电压为浮动，可以阻挡从接口电压Vbus流向电源端VDD的漏电路径。

请参见图10。图10是本发明一实施例的发射器使用井追踪来阻挡负地电位偏移的漏电路径的图。第三电路84因具有井追踪功能而控制晶体管82的井电压，可用来阻挡负地电位偏移的漏电路径。换句话说，晶体管82的井电压会跟随在晶体管82的源极或漏极上的最高电压，当接口电压Vbus加上负地电位偏移小于地电位GND时，晶体管82的井电压等于地电位GND，因此晶体管82的井电压为浮动，可以阻挡由地电位GND流向接口电压Vbus的漏电路径。

值得一提的是，本实施例因使用具有井追踪功能的第二电路83与第三电路84，可以有效地阻挡共模操作时的两个漏电路径，且本实施例没有现有技术因配置反向的二极管而导致输出能力变差的问题。

另外，发射器80还可包括第一电路TVS。第一电路TVS耦接输出节点Vo与地电位GND，用以作为静电放电防护器，以进行瞬态电压抑制(transient voltage suppression)。例如抑制的是：静电放电(electrostatic discharge，简称ESD)、高速瞬态突波、闪电冲击(lightning)、缆线放电事件、或其它干扰事件。

另外，当第一电路TVS被内置于发射器80的芯片时，将限制整体的静电放电的防护能力。图11和图12为传输线脉冲(transmission line pulse，简称TLP)IV曲线图。请参见图11。曲线1101可表示第一电路TVS的特性，此曲线1101的数值愈高意味着静电放电能量愈大，但TLP IV曲线的电压需大于电压V_operation，但不可以超过最大电压V_max_core。例如，最大电压 V_max_core为8KV，但不以此为限。当TLP IV曲线超过最大电压V_max_core意味着此第一电路TVS所要保护的电路(所要保护的电路是指收发器的发射器)已经进入崩溃区而有危险，如图12所示，所以整体的保护能力将受限于发射器的输出级。

请参阅图13。图13是本发明一实施例的共模收发器的发射器的电路图。共模收发器的发射器1300可以包括第一晶体管群组1301以及第二晶体管群组1302。第一晶体管群组1301包括串接的第一晶体管1303与第二晶体管1304，且第二晶体管群组1302包括串接的第三晶体管1306与第四晶体管1307。第一晶体管1303的源极耦接电源端VDD。第一晶体管1303的漏极耦接第二晶体管1304的源极。第二晶体管1304的漏极耦接第三晶体管1306的漏极。第三晶体管1306的源极耦接第四晶体管1307的漏极。第四晶体管1307的源极耦接地电位GND。第一晶体管群组1301与第二晶体管群组1302之间具有输出节点Vo，且第二晶体管1304与第三晶体管1306耦接此输出节点Vo。

第二晶体管1304利用井追踪功能操作，因此可以具有第二电路1305。第二电路1305用来进行井追踪，用以根据施加在第二晶体管1304的源极或漏极上的第一最高电压，控制第二晶体管1302的第一井电压等于在第二晶体管1304的源极或漏极上的第一最高电压。类似地，第三晶体管1306利用井追踪功能操作，因此可以具有第三电路1308。第三电路1308用来进行井追踪，用以根据施加在第三晶体管1306的源极或漏极上的第二最高电压，控制第三晶体管1306的第二井电压等于在第三晶体管1306的源极或漏极上的第二最高电压。第二电路1305因具有井追踪功能而控制第二晶体管1304的第一井电压。第一井电压为浮动，可用来阻挡正地电位偏移的漏电路径。相同上述原理，第三电路1308因具有井追踪功能而控制第三晶体管1306的第二井电压。第二井电压为浮动，可用来阻挡负地电位偏移的漏电路径。

另外，第一晶体管群组1301与第二晶体管群组1302中的任一者可以是由两个晶体管来组成、或是由两个以上的晶体管来组成。上述实施例是用来说明，而并非用来限制本发明。

在图13的电路架构中，发射器1300的输出级使用井追踪功能，可以有效地阻挡共模操作时的漏电路径。另一方面，加上串接的电路(第一晶体管1303以及第四晶体管1307)将使第一电路TVS(第一电路TVS作为静电放 电防护器)的最大电压V_max_core往上提高。图14是本发明一实施例的传输线脉冲IV曲线图。请参见图14所示，最大电压V_max_core由8KV提高至12KV，但本发明不以此为限。如此一来，可提升静电放电的防护能力。

请再参照图13。在一实施例中，第一晶体管1303与第二晶体管1304可以分别为低电压形式的P型金属氧化物半导体晶体管与高电压形式的P型金属氧化物半导体晶体管，且第一晶体管1303的电路面积经配置介于第二晶体管1304的电路面积的二分之一至四分之一之间。第三晶体管1306与第四晶体管1307可以分别为高电压形式的N型金属氧化物半导体晶体管与低电压形式的N型金属氧化物半导体晶体管，且第四晶体管1307的电路面积经配置介于第三晶体管1306的电路面积的二分之一至四分之一之间。发射器1300中的部分晶体管使用低压组件可以避免全部晶体管采用高压组件，避免整体的电路面积过大的问题，如此一来，可节省整体的芯片面积。

在另一实施例中，若不考虑整体的芯片面积，也可将第一晶体管1303、第二晶体管1304、第三晶体管1306以及第四晶体管1307全部采用高压组件来配置。

请参阅图15。图15是本发明一实施例的共模收发器的架构图。共模收发器1500包括发射器1501、第一电路TVS、以及接收器1502。发射器1501包括输出级1503。第一电路TVS耦接输出节点Vo与地电位GND，用以进行瞬态电压抑制。接收器1502耦接输出节点Vo。输出级1503可以包括如图13所示的第一晶体管群组1301以及第二晶体管群组1302。关于第一晶体管群组1301以及第二晶体管群组1302的构造与原理请参照前文的描述，在此不再赘述。

基于上述实施例所揭示的内容，可以汇整出一种通用的共模收发器的操作方法。更清楚来说，图16为本发明一实施例的共模收发器的操作方法的流程图。请合并参阅图13和图16，本实施例的共模收发器的操作方法可以包括以下步骤。

步骤S1601、提供第一晶体管群组1301与第二晶体管群组1302，第一晶体管群组1301包括串接的第一晶体管1303与第二晶体管1304，且第二晶体管群组1302包括串接的第三晶体管1306与第四晶体管1307。

接着如步骤S1602所示，第二晶体管1304及第三晶体管1306分别利用 井追踪功能操作。

另外，操作方法还可以包括：提供第一电路TVS，耦接输出节点Vo与地电位GND，用以进行瞬态电压抑制。

在另一实施例中，第二晶体管及第三晶体管分别利用井追踪功能操作的步骤S1602可包括：

在第二晶体管1304配置第二电路1305，且第二电路1305进行井追踪，用以根据施加在第二晶体管1304的源极或漏极上的第一最高电压，控制第二晶体管1304的第一井电压；以及在第三晶体管1306配置第三电路1308，且第三电路1308进行井追踪，用以根据施加在第三晶体管1306的源极或漏极上的第二最高电压，控制第三晶体管1306的第二井电压。

综上所述，本发明实施例的发射器、共模收发器及其操作方法，在输出级使用多个串接的晶体管。串接的晶体管中包括低压组件与高压组件。高压组件使用井追踪功能，可用来阻挡正地电位偏移或负地电位偏移的漏电路径，且改善输出级的驱动能力不足的问题。低压组件可用来提高所要保护的电路的最大电压，以提高瞬态电压抑制时的静电放电防护能力。另一方面，低压组件的电路面积介于高压组件的电路面积的二分之一至四分之一之间，可避免全部晶体管采用高压组件时面临电路面积过大的问题，可节省整体的芯片面积。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。