显示控制装置、显示控制方法和显示装置与流程

本发明涉及显示技术领域，特别涉及一种显示控制装置、显示控制方法和显示装置。

背景技术：

随着超高清显示系统的发展，液晶显示面板的分辨率越来越高，因此其对系统的信号处理能力的需求也越来越大。目前，由于最新的超高清屏(分辨率在8K4K或以上的显示屏)若要实现高清显示则有大数据量的处理需要，而专用集成电路(Application Specific Integrated Circuits，简称：ASIC)芯片无法实现大数据量的处理需求，依次无法实现超高清屏显示。现有技术中只有现场可编程门阵列(Field－Programmable Gate Array，简称：FPGA)才可以实现超高清屏显示。

现有技术中，超高清显示系统通常采用一个FPGA芯片实现超高清显示，即：将超高清显示的算法通过一个FPGA芯片实现。由于超高清算法的复杂度很高，处理量很大，其所需要的逻辑资源是非常高的，因此实现超高清显示所采用的一个FPGA芯片需要选用资源量大的高级FPGA芯片，其成本是非常昂贵的，不利于进行量产。

技术实现要素：

本发明提供一种显示控制装置、显示控制方法和显示装置，用于降低芯片使用成本。

为实现上述目的，本发明提供了一种显示控制装置，包括：至少二个数据生成芯片和与每个所述数据生成芯片对应的数据处理芯片；

每个所述数据生成芯片，用于对对应的至少一个图像区域信号进行数据处理生成对应的图像区域数据，并将所述图像区域数据发送至对应的数据处理芯片，所述图像区域信号用于显示一帧画面的不同区域；

每个所述数据处理芯片，用于对所述图像区域数据进行图像处理生成图像输出信号，并输出所述图像输出信号。

可选地，还包括：与其中一个所述数据生成芯片对应的信号生成单元；

所述信号生成单元，用于接收所述图像输入信号，将所述图像输入信号分割为多个图像输入子信号，并将多个所述图像输入子信号转换为图像子信号，发送至对应的数据生成芯片；

与所述信号生成单元对应的所述数据生成芯片还用于将与其余数据生成芯片对应的图像区域信号发送至其余数据生成芯片。

可选地，还包括：与每个所述数据生成芯片对应的信号生成单元；

每个信号生成单元，用于接收对应的图像输入信号，将图像输入信号转换为图像区域信号，并将图像区域信号发送至对应的所述数据生成芯片。

可选地，所述信号生成单元的数量为二个。

可选地，还包括：与每个所述数据生成芯片对应的多个信号生成单元；

每个信号生成单元，用于接收对应的图像输入信号，将图像输入信号转换为图像区域信号，将图像区域信号发送至对应的数据生成芯片。

可选地，所述信号生成单元的数量为四个。

可选地，每个所述图像区域信号包括多个图像子信号；

与所述信号生成单元对应的所述数据生成芯片具体用于获取每个图像子信号的边缘像素信号，将每个图像子信号和与该图像子信号相邻的图像子信号的边缘像素信号合并处理生成每个合并处理后的图像子信号，并将与其余数据生成芯片对应的图像子信号发送至其余数据生成芯片以及对合并处理后的图像子信号进行数据处理生成对应的图像区域数据并将所述图像区域数据发送至对应的数据处理芯片。

可选地，每个所述图像区域信号包括多个图像子信号；

每个所述数据生成芯片具体用于获取图像子信号对应的边缘像素信号，将图像子信号和与该图像子信号相邻的图像子信号的边缘像素信号合并处理生成合并处理后的图像子信号，对合并处理后的图像子信号进行数据处理生成对应的图像区域数据并将所述图像区域数据发送至对应的数据处理芯片。

可选地，每个所述数据生成芯片具体用于将多个图像区域信号进行图像格式转换处理生成图像转换信号，获取图像转换信号中的图像转换子信号对应的边缘像素信号，将图像转换子信号和与该图像转换子信号相邻的图像转换子辛哈的边缘像素信号合并处理生成合并处理后的图像转换子信号，对合并处理后的图像转换子信号进行数据处理生成对应的图像区域数据并将所述图像区域数据发送至对应的数据处理芯片，所述图像转换信号包括多个图像转换子信号。

可选地，每个所述数据处理芯片包括：

异步FIFO，用于在本地时钟的控制下写入待输出信号，并在同步时钟的控制下输出待输出信号，所述待输出信号为对图像区域数据进行图像数据而生成，其中，每个异步FIFO的同步时钟均相同，所述待输出信号为对图像区域数据进行图像处理而得出；

输出模块，用于对接收的待输出信号进行格式转换处理，生成并输出图像输出信号。

可选地，一个数据处理芯片还用于接收其它数据处理芯片发送的待输出信号，根据其它数据处理芯片发送的待输出信号和自身的待输出信号生成亮度控制信号，并将亮度控制信号输出至控制器，以供控制器根据亮度控制信号调整背光源的亮度，其中，所述待输出信号为对图像区域数据进行图像处理而得出。

可选地，所述数据生成芯片为FPGA芯片，所述数据处理芯片为FPGA芯片。

可选地，所述数据生成芯片的数量为二个，所述数据处理芯片的数量为二个。

为实现上述目的，本发明提供了一种显示装置，包括：显示面板和上述显示控制装置；

所述显示面板，用于接收所述图像输出信号。

为实现上述目的，本发明提供了一种显示控制方法，所述显示控制装置包括至少二个数据生成芯片和与每个所述数据生成芯片对应的数据处理芯片，所述方法包括：

每个所述数据生成芯片对对应的至少一个图像区域信号进行数据处理生成对应的图像区域数据，并将所述图像区域数据发送至对应的数据处理芯片，所述图像区域信号用于显示一帧画面的不同区域；

每个所述数据处理芯片对所述图像区域数据进行图像处理生成图像输出信号，并输出所述图像输出信号。

本发明具有以下有益效果：

本发明提供的显示控制装置、显示控制方法和显示装置的技术方案中，显示控制装置包括至少二个数据生成芯片和与每个所述数据生成芯片对应的数据处理芯片，通过多个数据生成芯片和数据处理芯片对图像信号进行分区处理，实现了采用成本较低的芯片进行图像处理，从而降低了芯片使用成本。

附图说明

图1为本发明实施例一提供的一种显示控制装置的结构示意图；

图2为图1中显示控制装置处于第一种模式下各左半屏信号的图像格式示意图；

图3为图1中显示控制装置处于第一种模式下各右半屏信号的图像格式示意图；

图4为图1中显示控制装置处于第一种模式下的图像区域信号的边缘像素处理示意图；

图5为图1中显示控制装置的多芯片同步处理的示意图；

图6为图1中显示控制装置处于第二种模式下的图像区域信号的边缘像素处理示意图；

图7为图1中显示控制装置处于第三种模式下各左半屏信号的图像格式示意图；

图8为图1中显示控制装置处于第三种模式下各右半屏信号的图像格式示意图；

图9为本发明实施例三提供的一种显示控制方法的流程图。

具体实施方式

为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的显示控制装置、显示控制方法和显示装置进行详细描述。

图1为本发明实施例一提供的一种显示控制装置的结构示意图，如图1所示，该显示控制装置包括：至少二个数据生成芯片和与每个所述数据芯片对应的数据处理芯片。每个数据生成芯片用于对对应的至少一个图像区域信号进行数据处理生成对应的图像区域数据，并将图像区域数据发送至对应的数据处理芯片，图像区域信号用于显示一帧画面的不同区域。每个数据处理芯片用于对图像区域数据进行图像处理生成图像输出信号，并输出图像输出信号。

本实施例中，每个图像区域信号可对应于一帧画面的一个区域，每个图像区域信号可用于显示一帧画面的一个区域，全部图像区域信号可显示一帧画面。因此，图像区域信号可用于显示一帧画面的不同区域。

本实施例中，优选地，数据生成芯片的数量为二个，数据处理芯片的数量为二个，即本实施例的显示控制装置以包括二个数据生成芯片和二个数据处理芯片为例进行描述。采用二个数据生成芯片和二个数据处理芯片能够在降低成本的基础上保证运算速度。二个数据生成芯片分别为数据生成芯片1和数据生成芯片2，二个数据处理芯片分别为数据处理芯片3和数据处理芯片4，其中，数据生成芯片1和数据处理芯片3对应，数据生成芯片2和数据处理芯片4对应。本实施例中，数据生成芯片为FPGA芯片，数据处理芯片为FPGA芯片。

下面以本实施例的显示控制装置对三种图像信号的显示控制为例进行描述，三种图像显示信号分别为采用高清晰度多媒体接口(High Definition Multimedia Interface，简称HDMI)2.0传输的分辨率为3840×2160@60Hz(4K×2K@60Hz)的信号、采用芯片级系统(System on Chip，简称：SOC)传输的分辨率为3840×2160@60Hz(4K×2K@60Hz)的信号以及采用HDMI 2.0传输的分辨率为7680×4320@60Hz(8K×4K@60Hz)的信号。其中，@60Hz指的是信号的频率为60Hz。

第一种模式为采用HDMI 2.0传输的4K×2K信号模式：

该显示控制装置还包括与其中一个数据生成芯片1对应的信号生成单元5。信号生成单元5用于接收图像输入信号，将图像输入信号分割为多个图像区域信号，并将多个图像区域信号发送至对应的数据生成芯片1；与信号生成单元5对应的数据生成芯片1还用于将与其余数据生成芯片2对应的图像区域信号发送至其余数据生成芯片2。第一种模式下，信号生成单元的数量为一个，即：信号生成单元5。

图2为图1中显示控制装置处于第一种模式下各左半屏信号的图像格式示意图，如图1和图2所示，具体地，信号生成单元5包括解码器(Decoder)51，解码器51用于将图像输入信号分割成二个图像区域信号，优选地，该二个图像区域信号分别为左半屏图像信号和右半屏图像信号，则相应地，二个图像区域数据分别为左半屏图像数据和右半屏图像数据，二个图像输出信号分别为左半屏图像输出信号和右半屏图像输出信号。其中，可由4K播放器将图像输入信号输出至信号生成单元5，4K播放器可以为蓝光影碟机或者个人计算机(personal computer，简称：PC)，4K播放器与信号生成单元5可通过HDMI 2.0线缆连接。图像输入信号为采用HDMI 2.0传输的分辨率为4K×2K@60Hz的信号，则每个图像区域信号的分辨率为2K×2K@60Hz，如图2所示，图像区域信号的图像格式为960×2160@60Hz×2，其中，每个箭头代表960×2160@60Hz。信号生成单元还包括解码器52和解码器53，解码器52用于将左半屏图像信号转换为TTL电平格式的左半屏图像信号并将TTL电平格式的左半屏图像信号发送至数据生成芯片1，解码器53用于将右半屏图像信号转换为TTL电平格式的右半屏图像信号并将TTL电平格式的右半屏图像信号发送至数据生成芯片1。

具体地，数据生成芯片1可包括第二接收端口(Port2Video Rx)11、分离器(Split SCH)12、拉伸(Up-scaler)模块14、选通(Schedual Mux)模块15和输出(V-By-One 16Lanes Tx)模块16。第二接收端口11和信号接收单元3连接，第二接收端口11用于接收解码器52发送的TTL电平格式的左半屏图像信号以及接收解码器53发送的TTL电平格式的右半屏图像信号，并将左半屏图像信号和右半屏图像信号发送至分离器12。分离器12用于将左半屏图像信号在片内缓存后发送至拉伸模块14，以及将右半屏图像信号发送至数据生成芯片2。其中，分离器12包括多个通道，图1中多个通道分别为a通道、b通道、c通道、d通道和e通道，则在第一种模式下，分离器12可通过b通道将右半屏图像信号发送至数据生成芯片2。拉伸模块14用于对左半屏图像信号进行拉伸处理得出左半屏拉伸图像信号并将左半屏拉伸图像信号发送至选通模块15，其中，左半屏图像信号分辨率为2K×2K@60Hz，如图2所示，左半屏图像信号的图像格式为960×2160@60Hz×2，左半屏拉伸图像信号的分辨率为4K×4K@60Hz，如图2所示，左半屏拉伸图像信号的图像格式为480×4320@60Hz×8，其中，每个箭头代表480×4320@60Hz。选通模块15选通设定图像格式的左半屏拉伸图像信号，并将选通的左半屏拉伸图像信号发送至输出模块16，其中，设定图像格式为480×4320@60Hz×8，因此左半屏拉伸图像信号能够被选通。输出模块16对左半屏拉伸图像信号进行V-By-One协议信号转换处理生成左半屏图像数据，其中，左半屏图像数据为V-By-One协议数据。

具体地，数据处理芯片3可包括接收(V-By-One 16 Lanes Tx)模块31、增强(Enhancer)模块32、像素处理(RGB_Processor)模块33、内存控制(Memory Controller)模块34和输出(V-By-One 16 Lanes Tx)模块35。接收模块31用于接收左半屏图像数据，将左半屏图像数据在片内缓存后转换为左半屏并行信号并将左半屏并行信号发送至增强模块32，左半屏并行信号的分辨率为4K×4K@60Hz，如图2所示，左半屏并行信号的图像格式为480×4320@60Hz×8，其中，每个箭头代表480×4320@60Hz。增强模块32用于对左半屏并行信号进行图像效果增强处理，并将图像效果增强处理后的左半屏并行信号发送至像素处理模块33。像素处理模块33用于对左半屏并行信号进行像素处理，并将像素处理后的左半屏并行信号发送至内存控制模块34，其中进行像素处理的目的是为了支持对图像色彩功能的调整控制。内存控制模块34用于在双倍速内存(Double Data Rate，简称：DDR)输出的本地时钟的控制下对左半屏并行信号进行图像格式转换处理得出左半屏待输出信号，并将左半屏待输出信号输出至数据处理芯片4和输出模块35，其中，左半屏待输出信号的图像格式为960×2160@60Hz×8，其中，每个箭头代表960×2160@60Hz，内存控制模块34对左半屏并行信号进行图像格式转换是为了适应时序控制器Tcon的图像格式。输出模块35用于将左半屏待输出信号进行格式转换处理生成左半屏图像输出信号，并将左半屏图像输出信号输出至时序控制器，其中，格式转换处理为V-By-One协议信号转换处理，左半屏图像输出信号为V-By-One协议数据，如图2所示，左半屏图像输出信号的图像格式为1920×2160@60Hz×4，其中，每个箭头代表1920×2160@60Hz。具体地，输出模块35将左半屏图像输出信号分别输出至时序控制器Tcon1和时序控制器Tcon2，例如，输出模块35可将左半屏图像输出信号中的左上半屏图像输出信号输出至时序控制器Tcon1，以及将左半屏图像输出信号中的左下半屏图像输出信号输出至时序控制器Tcon2。

图3为图1中显示控制装置处于第一种模式下各右半屏信号的图像格式示意图，如图1和图3所示，具体地，数据生成芯片2可包括分离器(Split SCH)22、拉伸模块(Up-scaler)24、选通模块(Schedual Mux)25、输出(V-By-One 16 Lanes Tx)模块26和内存控制(Memory Controller)模块23。分离器22用于接收分离器12发送的右半屏图像信号并将右半屏图像信号发送至拉伸模块24，其中，分离器22包括多个通道，图1中多个通道分别为a通道、b通道、c通道、d通道和e通道，则在第一种模式下，分离器22可通过b通道接收右半屏图像信号。拉伸模块24用于对右半屏图像信号进行拉伸处理得出右半屏拉伸图像信号并将右半屏拉伸图像信号发送至选通模块15，其中，右半屏图像信号分辨率为2K×2K@60Hz，如图3所示，右半屏图像信号的图像格式为960×2160@60Hz×2，右半屏拉伸图像信号的分辨率为4K×4K@60Hz，如图3所示，右半屏拉伸图像信号的图像格式为480×4320@60Hz×8，其中，每个箭头代表480×4320@60Hz。选通模块15选通设定图像格式的右半屏拉伸图像信号，并将选通的右半屏拉伸图像信号发送至输出模块16，其中，设定图像格式为480×4320@60Hz×8，因此右半屏拉伸图像信号能够被选通。输出模块16对右半屏拉伸图像信号进行V-By-One协议信号转换处理生成右半屏图像数据，其中，右半屏图像数据为V-By-One协议数据。

具体地，数据处理芯片4可包括接收(V-By-One 16 Lanes Tx)模块41、增强(Enhancer)模块42、像素处理(RGB_Processor)模块43、内存控制(Memory Controller)模块44和输出(V-By-One 16 Lanes Tx)模块45。接收模块41用于接收右半屏图像数据，将右半屏图像数据在片内缓存后转换为右半屏并行信号并将右半屏并行信号发送至增强模块42，右半屏并行信号的分辨率为4K×4K@60Hz，如图3所示，右半屏并行信号的图像格式为480×4320@60Hz×8，其中，每个箭头代表480×4320@60Hz。增强模块42用于对右半屏并行信号进行图像效果增强处理，并将图像效果增强处理后的右半屏并行信号发送至像素处理模块43。像素处理模块43用于对右半屏并行信号进行像素处理，并将像素处理后的右半屏并行信号发送至内存控制模块44，其中进行像素处理的目的是为了支持对图像色彩功能的调整控制。内存控制模块44用于在双倍速内存(Double Data Rate，简称：DDR)输出的本地时钟的控制下对左半屏并行信号进行图像格式转换处理得出左半屏待输出信号，并将右半屏待输出信号输出至输出模块45，其中，右半屏待输出信号的图像格式为960×2160@60Hz×8，其中，每个箭头代表960×2160@60Hz，内存控制模块44对右半屏并行信号进行图像格式转换是为了适应时序控制器Tcon的图像格式。输出模块45用于将右半屏待输出信号进行格式转换处理生成右半屏图像输出信号，并将右半屏图像输出信号输出至时序控制器，其中，格式转换处理为V-By-One协议信号转换处理，右半屏图像输出信号为V-By-One协议数据，如图3所示，右半屏图像输出信号的图像格式为1920×2160@60Hz×4，其中，每个箭头代表1920×2160@60Hz。具体地，输出模块45将右半屏图像输出信号分别输出至时序控制器Tcon3和时序控制器Tcon4，例如，输出模块35可将右半屏图像输出信号中的右上半屏图像输出信号输出至时序控制器Tcon3，以及将右半屏图像输出信号中的右下半屏图像输出信号输出至时序控制器Tcon4。

综上所述，由于数据处理芯片3输出的左半屏图像输出信号的分辨率为4K×4K@60Hz，数据处理芯片4输出的右半屏图像输出信号的分辨率为4K×4K@60Hz，因此一帧画面的图像输出信号的分辨率为8K×4K@60Hz。

图4为图1中显示控制装置处于第一种模式下的图像区域信号的边缘像素处理示意图，如图1、图2和图4所示，进一步地，每个图像区域信号包括多个图像子信号，与信号生成单元5对应的数据生成芯片1具体用于获取每个图像子信号的边缘像素信号，将每个图像子信号和与该图像子信号相邻的图像子信号的边缘像素信号合并处理生成每个合并处理后的图像子信号，并将与其余数据生成芯片2对应的图像子信号发送至其余数据生成芯片2。例如：图2中的左半屏图像信号包括二个图像子信号，每个图像子信号的分辨率为960×2160@60Hz，即图2中每个箭头可指代一个图像子信号；图3中的右半屏图像信号包括二个图像子信号，每个图像子信号的分辨率为960×2160@60Hz，即图3中每个箭头可指代一个图像子信号。如图4所示，左半屏图像信号的第一个图像子信号具备边缘像素信号A，左半屏图像信号的第二个图像子信号具备边缘像素信号B和C，其中，由于第一个图像子信号的左边缘是一帧画面的原始边缘并非分割信号后形成的边缘，因此本实施例中无需考虑第一个图像子信号的左边缘；如图4所示，右半屏图像信号的第一个图像子信号具备边缘像素信号D和E，右半屏图像信号的第二个图像子信号具备边缘像素信号F，其中，由于第二个图像子信号的右边缘是一帧画面的原始边缘并非分割信号后形成的边缘，因此本实施例中无需考虑第二个图像子信号的右边缘。数据生成芯片1的RAM将左半屏图像信号的第一个图像子信号和第二个图像子信号的边缘像素信号B合并处理，则合并处理后的第一个图像子信号的边缘像素信号B位于边缘像素信号A的外侧；数据生成芯片1的RAM将左半屏图像信号的第二个图像子信号和第一个图像子信号的边缘像素信号B、右半屏图像信号的第一个图像子信号的边缘像素信号D合并，则合并处理后的第二个图像子信号的边缘像素信号A位于边缘像素信号B的外侧以及合并处理后的第二个图像子信号的边缘像素信号D位于边缘像素信号C的外侧，综上，合并处理后的左半屏图像信号包括合并处理后的第一个图像子信号和第二个图像子信号，而后数据生成芯片1的RAM将合并处理后的左半屏图像信号发送至数据生成芯片1的分离器12。数据生成芯片1的RAM将右半屏图像信号的第二个图像子信号和第一个图像子信号的边缘像素信号E合并处理，则合并处理后的第一个图像子信号的边缘像素信号E位于边缘像素信号F的外侧；数据生成芯片1的RAM将右半屏图像信号的第二个图像子信号和第一个图像子信号的边缘像素信号F、左半屏的第一个图像子信号的边缘像素信号C合并，则合并处理后的第二个图像子信号的边缘像素信号C位于边缘像素信号D的外侧以及合并处理后的第二个图像子信号的边缘像素信号E位于边缘像素信号F的外侧，综上，合并处理后的右半屏图像信号包括合并处理后的第一个图像子信号和第二个图像子信号。数据生成芯片1的分离器12通过b通道将合并处理后的右半屏图像信号的第一图像子信号和第二图像子信号发送至数据生成芯片2，数据生成芯片2的分离器22通过b通道接收右半屏图像信号的第一图像子信号和第二图像子信号。数据生成芯片1的分离器12通过数据生成芯片1的FIFO将合并处理后的左半屏图像信号发送至拉伸模块14，数据生成芯片2的分离器22通过数据生成芯片2的FIFO将合并处理后的右半屏图像信号发送至拉伸模块24，其中，数据生成芯片1的FIFO和数据生成芯片2的FIFO为共晶振的同步FIFO。优选地，本实施例可利用共晶振的同步FIFO，通过有效标识位使左半屏图像信号和右半屏图像信号的数据完全对齐，其中，有效标识位信号是随图像区域信号一起送入各个数据生成芯片的。采用此种方案，有效避免了图像信号分割后像素缺失而导致的在图像分界处出现的拼缝现象，从而提高了显示效果。

图5为图1中显示控制装置的多芯片同步处理的示意图，如图5所示，每个所述数据处理芯片包括：异步FIFO。异步FIFO用于在本地时钟的控制下写入待输出信号，并在同步时钟的控制下输出待输出信号，所述待输出信号为对图像区域数据进行图像数据而生成，其中，每个异步FIFO的同步时钟均相同；输出模块，用于对接收的待输出信号进行格式转换处理，生成并输出图像输出信号。具体地，数据处理芯片3还包括异步FIFO36，内存控制模块34向FIFO 36输出左半屏待输出信号；异步FIFO 36用于在DDR输出的本地时钟的控制下写入左半屏待输出信号，并在同步时钟的控制下输出左半屏待输出信号；输出模块35用于对接收的左半屏待输出信号进行格式转换处理，生成并输出左半屏图像输出信号。具体地，数据处理芯片4还包括异步FIFO 46，内存控制模块44向FIFO 46输出右半屏待输出信号；异步FIFO 46用于在DDR输出的本地时钟的控制下写入右半屏待输出信号，并在同步时钟的控制下输出右半屏待输出信号，其中，异步FIFO 36和异步FIFO 46的同步时钟均相同；输出模块45用于对接收的右半屏待输出信号进行格式转换处理，生成并输出右半屏图像输出信号。从而保证了图像信号由多芯片处理后，能够同步输出至TCON系统。

进一步地，一个数据处理芯片还用于接收其它数据处理芯片发送的待输出信号，根据其它数据处理芯片发送的待输出信号和自身的待输出信号生成亮度控制信号，并将亮度控制信号输出至控制器，以供控制器根据亮度控制信号调整背光源的亮度。如图1所示，数据处理芯片4还用于接收数据处理芯片3发送的待输出信号，根据数据处理芯片3发送的待输出信号和自身的待输出信号生成亮度控制信号，并将亮度控制信号输出至控制器(Convertor)47，以供控制器47根据亮度控制信号调整背光源的背光，其中，亮度控制信号为PWM信号。具体地，数据处理芯片4还包括计算模块46，计算模块46接收数据处理芯片3的内存控制模块34发送的左半屏待输出信号以及接收内存控制模块44发送的右半屏待输出信号，根据左半屏待输出信号和右半屏待输出信号计算出亮度控制信号，并将亮度控制信号输出至控制器47。

第二种模式为采用SOC传输的4K×2K信号模式：

该显示控制装置还包括：与每个数据生成芯片对应的信号生成单元。每个信号生成单元用于接收对应的图像输入信号，将图像输入信号转换为图像区域信号，并将图像区域信号发送至对应的数据生成芯片。第二种模式下，信号生成单元的数量为二个，即：信号生成单元6和信号生成单元7。

第二种模式下各左半屏信号的图像格式可参见图2所示以及各右半屏信号的图像格式可参见图3所示，如图1、图2和图3所示，该显示控制装置还包括：与数据生成芯片1对应的信号生成单元6和与数据生成芯片2对应的信号生成单元7。其中，可由SOC将图像输入信号输出至信号生成单元6和信号生成单元7，SOC与信号生成单元6和信号生成单元7通过V-By-One线缆连接。信号生成单元6包括转换器(Convertor)61和转换器62，左半屏图像输入信号包括二个图像输入子信号，左半屏图像信号包括二个图像子信号。则转换器61接收左半屏图像输入信号的第一个图像输入子信号，将该第一个图像输入子信号转换为第一个图像子信号，并将该第一个图像子信号发送至数据生成芯片1；转换器62接收左半屏图像输入信号的第二个图像输入信号，将该第二个图像输入信号转换为第二个图像子信号，并将该第二个图像子信号发送至数据生成芯片1，以实现将左半屏图像信号发送至数据生成芯片1。其中，第一个图像输入子信号和第二图像输入子信号均为V-By-One协议信号，第一图像子信号和第二图像子信号均为LVDS信号。信号生成单元7包括转换器(Convertor)71和转换器72，右半屏图像输入信号包括二个图像输入子信号，右半屏图像信号包括二个图像子信号。则转换器71接收右半屏图像输入信号的第一个图像输入子信号，将该第一个图像输入子信号转换为第一个图像子信号，并将该第一个图像子信号发送至数据生成芯片2；转换器72接收右半屏图像输入信号的第二个图像输入信号，将该第二个图像输入信号转换为第二个图像子信号，并将该第二个图像子信号发送至数据生成芯片2，以实现将右半屏图像信号发送至数据生成芯片1。其中，第一个图像输入子信号和第二图像输入子信号均为V-By-One协议信号，第一图像子信号和第二图像子信号均为LVDS信号。左半屏图像信号的图像格式可参见图2中所示，右半屏图像信号的图像格式可参见图3中所示。

具体地，数据生成芯片1还包括第五接收端口(Port5LVDS Rx)17。第五接收端口17用于接收信号生成单元6发送的左半屏图像信号，并将左半屏图像信号发送至分离器12。后续数据生成芯片1中其余模块和数据处理芯片3的处理过程与第一种模式相同，此处不再重复描述。

具体地，数据生成芯片2还包括第六接收端口(Port5LVDS Rx)21.第六接收端口21用于接收信号生成单元7发送的右半屏图像信号，并将右半屏图像信号发送至分离器22。后续数据生成芯片2中其余模块和数据处理芯片4的处理过程与第一种模式相同，此处不再重复描述。

图6为图1中显示控制装置处于第二种模式下的图像区域信号的边缘像素处理示意图，如图1、图2和图6所示，进一步地，每个图像区域信号包括多个图像子信号，每个数据生成芯片具体用于获取图像子信号的边缘像素信号，将每个图像子信号和与该图像子信号相邻的图像子信号的边缘像素信号合并处理生成每个合并处理后的图像子信号，并将合并处理后的图像子信号发送至对应的数据处理芯片。如图6所示，左半屏图像信号的第一个图像子信号具备边缘像素信号A，左半屏图像信号的第二个图像子信号具备边缘像素信号B和C，其中，由于第一个图像子信号的左边缘是一帧画面的原始边缘并非分割信号后形成的边缘，因此本实施例中无需考虑第一个图像子信号的左边缘；如图4所示，右半屏图像信号的第一个图像子信号具备边缘像素信号D和E，右半屏图像信号的第二个图像子信号具备边缘像素信号F，其中，由于第二个图像子信号的右边缘是一帧画面的原始边缘并非分割信号后形成的边缘，因此本实施例中无需考虑第二个图像子信号的右边缘。数据生成芯片2将右半屏图像信号的第一个图像子信号的边缘像素信号D发送至数据生成芯片1；数据生成芯片1将左半屏图像信号的第二个图像子信号的边缘像素信号C发送至数据生成芯片2。具体地，数据生成芯片1的分离器12接收第五接收端口17发送的左半屏图像信号，并将左半屏图像信号的第二个图像子信号的边缘像素信号C通过a通道发送至数据生成芯片2，数据生成芯片2的分离器22通过a通道接收左半屏图像信号的第二个图像子信号的边缘像素信号C；数据生成芯片2的分离器22接收第六接收端口27发送的右半屏图像信号，并将右半屏图像信号的第一个图像子信号的边缘像素信号D通过e通道发送至数据生成芯片1，数据生成芯片1的分离器12通过e通道接收右半屏图像信号的第一个图像子信号的边缘像素信号D。数据生成芯片1的RAM将左半屏图像信号的第一个图像子信号和第二个图像子信号的边缘像素信号B合并处理，则合并处理后的第一个图像子信号的边缘像素信号B位于边缘像素信号A的外侧；数据生成芯片1的RAM将左半屏图像信号的第二个图像子信号和第一个图像子信号的边缘像素信号B、右半屏图像信号的第一个图像子信号的边缘像素信号D合并，则合并处理后的第二个图像子信号的边缘像素信号A位于边缘像素信号B的外侧以及合并处理后的第二个图像子信号的边缘像素信号D位于边缘像素信号C的外侧，综上，合并处理后的左半屏图像信号包括合并处理后的第一个图像子信号和第二个图像子信号，而后数据生成芯片1的RAM将合并处理后的左半屏图像信号发送至通过数据生成芯片1的FIFO将合并处理后的左半屏图像信号发送至拉伸模块14。数据生成芯片2的RAM将右半屏图像信号的第二个图像子信号和第一个图像子信号的边缘像素信号E合并处理，则合并处理后的第一个图像子信号的边缘像素信号E位于边缘像素信号F的外侧；数据生成芯片2的将右半屏图像信号的第二个图像子信号和第一个图像子信号的边缘像素信号F、左半屏的第一个图像子信号的边缘像素信号C合并，则合并处理后的第二个图像子信号的边缘像素信号C位于边缘像素信号D的外侧以及合并处理后的第二个图像子信号的边缘像素信号E位于边缘像素信号F的外侧，综上，合并处理后的右半屏图像信号包括合并处理后的第一个图像子信号和第二个图像子信号，而后数据生成芯片2的RAM将合并处理后的右半屏图像信号发送至通过数据生成芯片2的FIFO将合并处理后的右半屏图像信号发送至拉伸模块24。其中，数据生成芯片1的FIFO和数据生成芯片2的FIFO为共晶振的同步FIFO，从而保证了左半屏图像信号和右半屏图像信号的数据完全对齐。采用此种方案，有效避免了图像信号分割后像素缺失而导致的在图像分界处出现的拼缝现象，从而提高了显示效果。

第三种模式为采用HDMI 2.0传输的8K×4K信号模式：

该显示控制装置还包括：与每个数据生成芯片对应的信号生成单元。每个信号生成单元用于接收对应的图像输入信号，将图像输入信号转换为图像区域信号，将图像区域信号发送至对应的数据生成芯片。第三种模式下，信号生成单元的数量为四个，即：信号生成单元5、信号生成单元8、信号生成单元9和信号生成单元10。

图7为图1中显示控制装置处于第三种模式下各左半屏信号的图像格式示意图，图8为图1中显示控制装置处于第三种模式下各右半屏信号的图像格式示意图，如图1、图7和图8所示，具体地，该显示控制装置还包括：与数据生成芯片1对应的信号生成单元5和信号生成单元8以及与数据生成芯片2对应的信号生成单元9和信号生成单元10。其中，可由8K播放器将四个图像输入信号分别输出至信号生成单元5、信号生成单元8、信号生成单元9和信号生成单元10，8K播放器与信号生成单元5、信号生成单元8、信号生成单元9和信号生成单元10可通过HDMI 2.0线缆连接，图像输入信号为HDMI 2.0信号。图像输入信号包括二个图像输入子信号，图像区域信号包括二个图像子信号。其中，四个图像输入信号分别为左上半屏图像输入信号、左下半屏图像输入信号、右上半屏图像输入信号和右下半屏图像输入信号，相应地，四个图像区域信号分别为左上半屏图像信号、左下半屏图像信号、右上半屏图像信号和右下半屏图像信号。具体地，信号生成单元8包括解码器81、解码器82和解码器83，解码器81用于将左上半屏图像输入信号分割成二个图像输入子信号，并将二个图像输入子信号分别发送至解码器82和解码器83；解码器82用于对左上半屏图像输入信号的第一个图像输入子信号进行TTL电平格式转换得出TTL电平格式的第一个图像子信号并将TTL电平格式的第一个图像子信号发送至数据生成芯片1；解码器83用于对左上半屏图像输入信号的第二个图像输入子信号进行TTL电平格式转换得出TTL电平格式的第二个图像子信号并将TTL电平格式的第二个图像子信号发送至数据生成芯片1。具体地，信号生成单元5包括解码器51、解码器52和解码器53，解码器51用于将左下半屏图像输入信号分割成二个图像输入子信号，并将二个图像输入子信号分别发送至解码器52和解码器53；解码器52用于对左下半屏图像输入信号的第一个图像输入子信号进行TTL电平格式转换得出TTL电平格式的第一个图像子信号并将TTL电平格式的第一个图像子信号发送至数据生成芯片1；解码器53用于对左下半屏图像输入信号的第二个图像输入子信号进行TTL电平格式转换得出TTL电平格式的第二个图像子信号并将TTL电平格式的第二个图像子信号发送至数据生成芯片1。具体地，信号生成单元9包括解码器91、解码器92和解码器93，解码器91用于将右上半屏图像输入信号分割成二个图像输入子信号，并将二个图像输入子信号分别发送至解码器92和解码器93；解码器92用于对右上半屏图像输入信号的第一个图像输入子信号进行TTL电平格式转换得出TTL电平格式的第一个图像子信号并将TTL电平格式的第一个图像子信号发送至数据生成芯片1；解码器93用于对右上半屏图像输入信号的第二个图像输入子信号进行TTL电平格式转换得出TTL电平格式的第二个图像子信号并将TTL电平格式的第二个图像子信号发送至数据生成芯片2。具体地，信号生成单元10包括解码器101、解码器102和解码器103，解码器101用于将右下半屏图像输入信号分割成二个图像输入子信号，并将二个图像输入子信号分别发送至解码器101和解码器103；解码器102用于对右下半屏图像输入信号的第一个图像输入子信号进行TTL电平格式转换得出TTL电平格式的第一个图像子信号并将TTL电平格式的第一个图像子信号发送至数据生成芯片1；解码器103用于对右下半屏图像输入信号的第二个图像输入子信号进行TTL电平格式转换得出TTL电平格式的第二个图像子信号并将TTL电平格式的第二个图像子信号发送至数据生成芯片2。如图7所示，左上半屏图像信号的图像格式为1920×2160@60Hz×2，其中，每个箭头代表一个图像子信号，该图像子信号的图像格式为1920×2160@60Hz；左下半屏图像信号的图像格式为1920×2160@60Hz×2，其中，每个箭头代表1920×2160@60Hz。如图8所示，右上半屏图像信号的图像格式为1920×2160@60Hz×2，其中，每个箭头代表一个图像子信号，该图像子信号的图像格式为1920×2160@60Hz；右下半屏图像信号的图像格式为1920×2160@60Hz×2，其中，每个箭头代表一个图像子信号，该图像子信号的图像格式为1920×2160@60Hz。

具体地，数据生成芯片1还包括第一接收端口(Port1Video Rx)18和内存控制(Memory Controller)模块13。第一接收端口18用于接收信号生成单元8发送的左上半屏图像信号，对左上半屏图像信号进行图像格式转换得出左上半屏转换信号，并将左上半屏转换信号发送至内存控制模块13；第二接收端口11用于接收信号生成单元5发送的左下半屏图像信号，对左下半屏图像信号进行图像格式转换得出左下半屏转换信号，并将左下半屏转换信号发送至内存控制模块13。内存控制模块13用于在DDR输出的本地时钟的控制下对左上半屏转换信号和左下半屏转换信号进行图像格式转换得出左半屏转换信号，并将左半屏转换信号输出至分离器12。如图7所示，左上半屏转换信号的图像格式为960×2160@60Hz×4，左下半屏转换信号的图像格式为960×2160@60Hz×4，因此进入内存控制模块13的左上半屏转换信号和左下半屏转换信号的合成的信号的图像格式为960×2160@60Hz×8，内存控制模块13对图像格式为960×2160@60Hz×8的信号进行图像格式转换得出的左半屏转换信号的图像格式为480×4320@60Hz×8。

具体地，数据生成芯片2还包括第三接收端口(Port3Video Rx)27和第四接收端口(Port4Video Rx)28。第三接收端口27用于接收信号生成单元9发送的右上半屏图像信号，对右上半屏图像信号进行图像格式转换得出右上半屏转换信号，并将右上半屏转换信号发送至内存控制单元23；第四接收端口28用于接收信号生成单元10发送的右下半屏图像信号，对右下半屏图像信号进行图像格式转换得出右下半屏转换信号，并将右下半屏转换信号发送至内存控制模块23。内存控制模块23用于在DDR输出的本地时钟的控制下对右上半屏转换信号和右下半屏转换信号进行图像格式转换得出右半屏转换信号，并将右半屏转换信号输出至分离器22。如图8所示，右上半屏转换信号的图像格式为960×2160@60Hz×4，右下半屏转换信号的图像格式为960×2160@60Hz×4，因此进入内存控制模块23的右上半屏转换信号和右下半屏转换信号的合成的信号的图像格式为960×2160@60Hz×8，内存控制模块13对图像格式为960×2160@60Hz×8的信号进行图像格式转换得出的右半屏转换信号的图像格式为480×4320@60Hz×8。

具体地，分离器12用于将左半屏转换信号在片内缓存后发送至选通模块15，选通模块15选通设定图像格式的左半屏转换信号，并将选通的左半屏转换信号发送至输出模块16，其中，设定图像格式为480×4320@60Hz×8，因此左半屏转换信号能够被选通。输出模块16对左半屏转换信号进行V-By-One协议信号转换处理生成左半屏图像数据，其中，左半屏图像数据为V-By-One协议数据。

具体地，分离器22用于将右半屏转换信号在片内缓存后发送至选通模块25，选通模块25选通设定图像格式的右半屏转换信号，并将选通的右半屏转换信号发送至输出模块26，其中，设定图像格式为480×4320@60Hz×8，因此右半屏转换信号能够被选通。输出模块26对右半屏转换信号进行V-By-One协议信号转换处理生成右半屏图像数据，其中，右半屏图像数据为V-By-One协议数据。

进一步地，每个数据生成芯片具体用于将多个图像区域信号进行图像格式转换处理生成图像转换信号，获取图像转换信号中的图像转换子信号对应的边缘像素信号，将图像转换子信号和与该图像转换子信号对应的边缘像素信号合并处理生成合并处理后的图像转换子信号，对合并处理后的图像转换子信号进行数据处理生成对应的图像区域数据并将所述图像区域数据发送至对应的数据处理芯片，所述图像转换信号包括多个图像转换子信号。其中，图像转换信号可包括左半屏转换信号或者右半屏转换信号。如图7所示，左半屏转换信号包括八个图像转换子信号，数据生成芯片1可获取左半屏转换信号中的图像转换子信号对应的边缘像素信号，将图像转换子信号和与该图像转换子信号对应的边缘像素信号合并处理生成合并处理后的图像转换子信号，合并处理后的左半屏转换信号包括每个合并处理后的图像转换子信号，其中，对左半屏转换信号的边缘像素信号的具体处理原理与图6中所示的边缘像素信号的处理原理相同，具体可参考图6对应的第二种模式下对边缘像素信号的处理方法，此处不再具体描述。如图8所示，右半屏转换信号包括八个图像转换子信号，数据生成芯片2可获取右半屏转换信号中的图像转换子信号对应的边缘像素信号，将图像转换子信号和与该图像转换子信号对应的边缘像素信号合并处理生成合并处理后的图像转换子信号，合并处理后的右半屏转换信号包括每个合并处理后的图像转换子信号，其中，对右半屏转换信号的边缘像素信号的具体处理原理与图6中所示的边缘像素信号的处理原理相同，具体可参考图6对应的第二种模式下对边缘像素信号的处理方法，此处不再具体描述。其中，数据生成芯片1中的RAM可将合并处理后的左半屏转换信号发送至选通信号15，数据生成芯片2中的RAM可将合并处理后的右半屏转换信号发送至选通信号25。

后续数据生成芯片1中其余模块和数据处理芯片3以及数据生成芯片2中其余模块和数据处理芯片4的处理过程与第一种模式相同，此处不再重复描述。

本实施例提供的显示控制装置包括至少二个数据生成芯片和与每个所述数据生成芯片对应的数据处理芯片，通过多个数据生成芯片和数据处理芯片对图像信号进行分区处理，实现了采用成本较低的芯片进行图像处理，从而降低了芯片使用成本。

本发明实施例二提供了一种显示装置，该显示装置包括：显示面板和显示控制装置。

其中，显示控制装置可采用上述实施例一提供的显示控制装置，此处不再描述。

显示面板用于接收图像输出信号。

本实施例提供的显示装置中，显示控制装置包括至少二个数据生成芯片和与每个所述数据生成芯片对应的数据处理芯片，通过多个数据生成芯片和数据处理芯片对图像信号进行分区处理，实现了采用成本较低的芯片进行图像处理，从而降低了芯片使用成本。

图9为本发明实施例三提供的一种显示控制方法的流程图，如图9所示，该方法用于显示控制装置，该显示控制装置包括至少二个数据生成芯片和与每个所述数据生成芯片对应的数据处理芯片，该方法包括：

步骤101、每个数据生成芯片对对应的至少一个图像区域信号进行数据处理生成对应的图像区域数据，并将图像区域数据发送至对应的数据处理芯片，图像区域信号用于显示一帧画面的不同区域。

步骤102、每个数据处理芯片对图像区域数据进行图像处理生成图像输出信号，并输出图像输出信号。

本实施例提供的显示控制方法中，显示控制装置包括至少二个数据生成芯片和与每个所述数据生成芯片对应的数据处理芯片，通过多个数据生成芯片和数据处理芯片对图像信号进行分区处理，实现了采用成本较低的芯片进行图像处理，从而降低了芯片使用成本。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。