优先权
本申请要求2016年1月29日提交的法国专利申请第16/50733号的优先权，其全部内容按照法律允许的最大范围以引用的方式引入本申请。
本公开总体上涉及视频解码器，并且更具体地，涉及能够通过设置有模拟视频输入的显示设备提供将被显示的模拟视频信号的解码器。
背景技术：
视频解码器常规被放置在显示设备(诸如电视机、视频投影器、计算机屏幕等)的上游。解码器接收例如来自互联网(adsl、电缆等)、来自数字光盘(dvd、蓝光等)、来自硬盘、来自数字无线电接收器或来自任何存储或数字传输支持的压缩数字视频流，并将该流转换为适应显示设备下游的视频信号。为了确保与各种显示设备的兼容性，视频解码器通常具有能够以不同格式提供解码视频流的多个输出接口。在最近的安装中，解码器和显示设备之间的链接最普遍为数字链接，例如hdmi链接或dvi链接。然而，为了确保与较旧的安装和/或特定的具体应用兼容，除了一个或多个数字输出之外，视频解码器几乎对称安装有一个或多个模拟视频输出，例如cvbs格式(混合视频)的输出和/或ypbpr格式的输出。这里更具体地考虑用于以模拟格式提供解码视频信号的电路。
技术实现要素：
实施例提供了模拟视频信号提供电路，包括：第一电路，用于提供第一和第二数字视频信号；第一和第二数模转换器；以及第二控制电路，可被配置为在第一配置中同时向第一转换器的输入施加第一数字视频信号以及向第二转换器的输入施加第二数字视频信号，以及在第二配置中同时向第一转换器的输入和第二转换器的输入施加第一数字视频信号。
根据一个实施例，第二电路能够在第一配置中向第一转换器施加第一时钟信号以及向第二转换器施加不同于第一时钟信号的第二时钟信号，并且在第二配置中向第一和第二转换器施加第一时钟信号。
根据一个实施例，模拟视频信号提供电路还包括第三和第四数模转换器，并且第一电路能够提供第三和第四数字视频信号，并且第二电路能够在第一配置中同时向第三转换器的输入施加第三数字视频信号以及向第四转换器的输入施加第四数字视频信号，并且在第二配置中同时向第三和第四转换器的输入施加第一数字视频信号。
根据一个实施例，第二电路能够在第一配置中向第三和第四转换器施加第时钟信号，以及在第二配置中向第三和第四转换器施加第一时钟信号。
根据一个实施例，第二电路包括一个或多个多路复用器。
另一实施例提供了一种视频解码器，其包括上述模拟视频信号提供电路。
根据一个实施例，模拟视频信号提供电路在第一配置中被编程，并且第一和第二数模转换器的输出端耦合至解码器的不同模拟输出端。
根据一个实施例，模拟视频信号提供电路在第二配置中被编程，并且第一和第二数模转换器的输出端耦合至解码器的相同模拟输出端。
另一实施例提供了一种系统，包括诸如上述视频解码器，并且视频信号显示设备包括模拟输入，其中，所述数模转换器的输出功率的总和基本等于其模拟输入上的显示设备要求的功率。
附图说明
将结合附图在以下具体实施例的非限制性描述中详细讨论前述和其他特征和优势，其中：
图1是包括能够提供模拟视频信号的视频解码器的安装示例的简化电路图；以及
图2是包括能够提供模拟视频信号的视频解码器的实施例的安装示例的简化电路图。
具体实施方式
在不同附图中，通过相同的参考标号来表示相同的元件。为了简化，仅示出和详细描述用于理解所述实施例的那些元件。具体地，在图1和图2的视频解码器的示例中，仅示出和详细描述模拟视频信号提供电路。视频解码器可包括的其他元件(数字输入/输出接口、数字处理电路、存储器、音频信号管理电路等)没有详细示出，所述实施例与视频解码器的常用部件兼容。在说明书中，术语“连接”用于指定例如通过一个或多个导电轨迹或者多个导电线直接的电连接而没有中间的电子部件，并且术语“耦合”或术语“链接”用于表示直接电连接(表示“连接”)或经由一个或多个中间部件(电阻器、二极管、电容器等)的连接。除非另有指定，否则表述“近似”、“基本上”和“大约”表示在10％以内，优选在5％内。
图1是包括能够提供模拟视频信号的视频解码器的安装示例的简化电路图。图1的安装包括显示设备101(例如，电视机(tv))和视频解码器103。
在该示例中，解码器103能够提供两种不同模拟格式的解码视频流：cvbs格式(也称为混合视频格式)和ypbpr格式。在cvbs格式中，视频信号在传送图像的色度信息和亮度信息的单个导体上传输。在ypbpr格式中，视频信号在三个不同的导体上平行传输，这三个导体分别传输与图像的亮度y对应的信号、与亮度y和图像的蓝色分量之间的差pb＝y-b相对应的信号以及与亮度y和图像的红色分量之间的差pr＝y-r相对应的信号。因此，解码器103包括四个模拟输出端cvbs_out、pr_out、pb_out和y_out，它们分别提供cvbs格式的模拟视频信号、ypbpr格式的模拟视频信号的分量pr、ypbpr格式的模拟视频信号的分量pb以及ypbpr格式的模拟视频信号的分量y。在所示示例中，显示设备101包括四个模拟输入端cvbs_in、pr_in、pb_in和y_in，它们分别能够接收cvbs格式的模拟视频信号、ypbpr格式的模拟视频信号的分量pr、ypbpr格式的模拟视频信号的分量pb以及ypbpr格式的模拟视频信号的分量y。为了使用解码器103的cvbs模拟输出，用户通过未示出的电缆将解码器103的输出端cvbs_out连接至显示设备101的输入端cvbs_in。为了使用解码器103的模拟输出ypbpr，用户通过未示出的电缆分别将解码器103的输出端y_out、pb_out和pr_out连接至显示设备101的输入端y_in、pb_in和pr_in。
在解码器103内，首先通过没有详细示出的处理电路，从压缩视频流中以数字形式生成cvbs和ypbpr格式的视频信号。更具体地，解码器103包括处理电路104(未详细说明)，其在四个不同的数字信号传输路径上并行提供表示将被传输的cvbs模拟视频信号的数字信号cvbs_dig、表示将被传输的ypbpr模拟视频信号的分量y的数字信号y_dig、表示将被传输的ypbpr模拟视频信号的分量pb的数字信号pb_dig和表示将被传输的ypbpr模拟视频信号的分量pr的数字信号pr_dig。
解码器103还包括四个数模转换器y_dac、pb_dac、pr_dac和cvbs_dac，它们分别在它们的数字输入上接收信号y_dig、信号pb_dig、信号pr_dig和信号cvbs_dig。转换器y_dac的输出耦合至提供表示将被传输的ypbpr视频信号的分量y的模拟信号的端子y_ana。转换器pb_dac的输出耦合至提供表示将被传输的ypbpr视频信号的分量pb的模拟信号的端子pb_ana。转换器pr_dac的输出耦合至提供表示将被传输的ypbpr视频信号的分量pr的模拟信号的端子pr_ana。转换器cvbs_dac的输出耦合至提供表示将被传输的cvbs视频信号的模拟信号的端子cvbs_ana。在所示示例中，数模转换器y_dac、pb_dac、pr_dac和cvbs_dac通过时钟信号来定速(rated)。由于视频信号ypbpr和cvbs之间的不同特性，专用于提供ypbpr信号的转换器y_dac、pb_dac、pr_dac不与专用于提供cvbs信号的转换器cvbs_dac使用相同的频率来定速。转换器y_dac、pb_dac、pr_dac接收相同的时钟信号ypbpr_clk，而转换器cvbs_dac接收一般不同于信号ypbpr_clk的时钟信号cvbs_clk。除速率差之外，转换器y_dac、pb_dac、pr_dac和cvbs_dac可以相同或相似。
在图1的示例中，模数转换器y_dac、pb_dac、pr_dac和cvbs_dac的输出端y_ana、pb_ana、pr_ana和cvbs_ana不直接连接至解码器103的输出端y_out、pb_out、pr_out和cvbs_out，但是经由用于匹配模数转换器的输出信号的各种元件来与其连接。在所示示例中，每个端子y_ana、pb_ana、pr_ana、cvbs_ana经由放大器g、阻抗匹配电阻器r_tv和模拟滤波器f耦合至解码器103的对应输出端y_out、pb_out、pr_out、cvbs_out。更具体地，在所示示例中，每个端子y_ana、pb_ana、pr_ana、cvbs_ana耦合至放大器g的输入，并且进一步经由充电电阻器rl耦合至参考电位节点gnd(例如，地)。放大器g的输出耦合至阻抗匹配电阻器r_tv的第一端，电阻器r_tv的第二端经由滤波器f耦合至对应的输出端y_out、pb_out、pr_out、cvbs_out。
放大器g具有增加由数模转换器提供的模拟信号的功率(其一般较低而不能直接传输至显示设备)的功能。
阻抗匹配电阻器r_tv被选择为基本等于显示设备101的对应输入端y_in、pb_in、pr_in、cvbs_in的阻抗，即，在大多数安装中大约为75欧姆。
例如由于数模转换，任选的滤波器f能够去除可能的寄生信号。
更一般地，视频解码器的数模转换器(在所示示例中为转换器y_dac、pb_dac、pr_dac、cvbs_dac)集成在相同的半导体芯片105(dec)中。芯片105可以是大尺寸的芯片，不仅实现将被传输的视频信号的数模转换的功能，而且还实现视频解码器的其他功能，例如输入数字视频流的解压缩、表示将被传输的模拟信号的数字信号y_dig、pb_dig、pr_dig、cvbs_dig的生成、解码器的不同数字和模拟接口的管理、音频信号的管理等。输出匹配元件g、rl、r_tv、f通常在芯片105外。
对于特定应用，形成简化的解码器，其包括有限数量的模拟输出，例如单个cvbs类型的模拟输出。当预先已知显示设备不包括ypbpr模拟输入时，这例如能够减小解码器的成本和体积。然而，为了简化并减少与设计相关联的成本和形成模拟信号生成电路105，期望能够使用具有cvbs格式的模拟输出和ypbpr格式的模拟输出的解码器中的相同电路105以及仅具有cvbs格式的一种模拟输出的解码器。
实施例的目的在于提供一种电路，其能够以至少两种不同的模拟格式提供模拟视频信号，其中该电路可用于形成以两种格式具有模拟输出的解码器，或者形成具有两种格式中的一种的模拟输出的简化解码器。
实施例的目的在于提供这种电路，其能够在用于其第二目的(简化解码器)时形成尤其简化和压缩的解码器，具体通过减少需要形成解码器的输出匹配元件的数量和/或体积和/或功耗来实现。
图2是能够提供模拟视频信号的视频解码器的实施例的安装示例的简化电路图。图2的安装包括显示设备201(例如，电视机(tv))和视频解码器203。
解码器203是简化解码器，其能够提供单一模拟格式的解码视频信号，在所示示例中为cvbs格式。因此，解码器203包括以cvbs格式提供模拟视频信号的模拟输出端cvbs_out，但是没有ypbpr格式的模拟输出。当然，解码器203可进一步能够经由未示出的输出提供一个或多个数字格式(hdmi、dvi等)的解码视频信号。
在解码器203内，通过没有详细说明的处理电路，根据压缩视频流以数字形式生成cvbs和ypbpr格式的视频信号。更具体地，解码器203包括处理电路204(未详细示出)，其在四个不同的数字信号传输路径上并行提供表示将被传输的cvbs模拟视频信号的数字信号cvbs_dig、表示ypbpr视频信号的分量y的数字信号y_dig、表示ypbpr视频信号的分量pb的数字信号pb_dig和表示ypbpr视频信号的分量pr的数字信号pr_dig。
与图1的示例相同，解码器203还包括四个数模转换器y_dac、pb_dac、pr_dac和cvbs_dac，它们例如是相同或相似的。转换器y_dac的输出连接至端子y_ana，转换器pb_dac的输出连接至端子pb_ana，转换器pr_dac的输出连接至端子pr_ana，以及转换器cvbs_dac的输出连接至端子cvbs_ana。
解码器203还包括控制电路，其被配置为：
–在第一配置中，同时向转换器y_dac的输入施加数字信号y_dig，向转换器pb_dac的输入施加数字信号pb_dig，向转换器pr_dac的输入施加数字信号pr_dig以及向转换器cvbs_dac的输入施加数字信号cvbs_dig；以及
–在第二配置中，同时向四个转换器y_dac、pb_dac、pr_dac和cvbs_dac的输入施加数字信号cvbs_dig。
作为示例，控制电路包括：
第一多路复用器m1，具有两个输入和一个输出，其第一和第二输入分别接收数字数据信号y_dig和cvbs_dig，并且其输出连接至转换器y_dac的输入；
第二多路复用器m2，具有两个输入和一个输出，其第一和第二输入分别接收数字数据信号pb_dig和cvbs_dig，并且其输出连接至转换器pb_dac的输入；以及
第三多路复用器m3，具有两个输入和一个输出，其第一和第二输入分别接收数字数据信号pr_dig和cvbs_dig，并且其输出连接至转换器pr_dac的输入。
在所示示例中，数模转换器y_dac、pb_dac、pr_dac和cvbs_dac通过时钟信号来定速，并且控制电路进一步能够：
–在第一配置中，向转换器y_dac、pb_dac、pr_dac施加相同的第一时钟信号ypbpr_clk以及向转换器cvbs_dac施加不同于信号ypbpr_clk的第二时钟信号cvbs_clk；以及
–在第二配置中，同时向四个转换器y_dac、pb_dac、pr_dac和cvbs_dac施加时钟信号cvbs_clk。
作为示例，控制电路进一步包括第四多路复用器m4，具有两个输入和一个输出，其第一和第二输入分别接收数字时钟信号ypbpr_clk和cvbs_clk，并且其输出连接至施加转换器y_dac、pb_dac和pr_dac共同的时钟信号的节点。
在该示例中，转换器cvbs_dac的数据输入直接(没有插入的调制器)接收数字信号cvbs_dig，并且转换器cvbs_dac的时钟信号的施加节点直接(没有插入的多路复用器)接收信号cvbs_clk。
多路复用器m1、m2、m3和m4例如同时可通过相同的配置信号conf(例如，二进制信号)来控制。控制电路的第一配置(分别通过转换器y_dac、pb_dac、pr_dac和cvbs_dac将数字信号y_dig、pb_dig、pr_dig和cvbs_dig转换为模拟信号)对应于信号conf的第一状态，并且控制电路的第二配置(通过四个转换器y_dac、pb_dac、pr_dac和cvbs_dac同时将数字信号cvbs_dig转换为模拟)对应于信号conf的第二状态。
在图2的示例中，在其第二配置中对控制电路编程，即，四个数模转换器y_dac、pb_dac、pr_dac和cvbs_dac同时将相同的数字视频信号cvbs_dig转换为模拟信号。转换器y_dac、pb_dac、和pr_dac的输出端y_ana、pb_ana和pr_ana均连接至转换器cvbs_dac的输出端cvbs_ana。在所示示例中，数模转换电路的输出端cvbs_ana经由滤波器f连接至解码器203的输出端cvbs_out。滤波器f能够去除可能的寄生信号，例如由于数模转换。然而，可以省略滤波器f，并且端子cvbs_ana可以直接连接至端子cvbs_out。端子cvbs_ana进一步经由阻抗匹配电阻器r_tv连接至参考电位gnd(例如，地)。阻抗匹配电阻器r_tv被选择为基本等于显示设备201的阻抗cvbs_in，即，在大多数安装为大约为75欧姆。
如图2所示，解码器203在模数转换电路的端子cvbs_ana与解码器的输出端子cvbs_out之间不包括放大器。确实，在图2的示例中，模数转换器y_dac、pb_dac、pr_dac和cvbs_dac所有四个信号均用于在端子cvbs_ana上并行提供模拟输出信号。因此，对于数模转换器的相同尺寸，在图2的示例中，在输出端子cvbs_ana上提供的模拟信号的功率近似地大于图1的示例的四倍。这能够减少或者甚至完全抑制数模转换电路的输出信号的放大的需求。
为了形成包括cvbs格式的模拟输出和ypbpr格式的模拟输出的解码器，控制电路可以在其第一配置中进行编程，即，使得四个数模转换器y_dac、pb_dac、pr_dac和cvbs_dac分别将四个数字信号y_dig、pb_dig、pr_dig和cvbs_dig转换为四个不同的模拟信号。在这种情况下，输出端y_ana、pb_ana、pr_ana和cvbs_ana不连接，而是分别经由匹配元件耦合至解码器的端子y_out、pb_out、pr_out和cvbs_out，这与图1所述相似或相同。
数模转换器y_dac、pb_dac、pr_dac和cvbs_dac以及多路复用器m1、m2、m3和m4可以在相同的半导体芯片205(dec)中集成。配置信号conf可以存储在例如集成到芯片205中的解码器203的配置存储器中。芯片205可进一步包括实施解码器的其他功能的其他电路，例如输入数字视频流的解码、表示cvbs和ypbpr格式的模拟信号的数字信号y_dig、pb_dig、pr_dig和cvbs_dig的生成、解码器的不同数字和模拟接口的管理、音频信号的管理等。
参照图2描述的模拟视频信号提供电路205的优势在于，其可用于形成具有cvbs和ypbpr两种格式的模拟输出的解码器，或者形成仅具有cvbs格式的模拟输出的简化解码器。
另一优势在于，当其用于第二目的(具有单个模拟输出的解码器)时，该电路能够形成尤其简化和压缩的解码器，因为其传输相对较大功率的模拟信号，这减小或者甚至抑制了简化数模转换电路的输出信号的需求。
描述了具体实施例。各种变化、修改和改进对于本领域技术人员来说是可以的。具体地，所述实施例不限于两种考虑的视频格式是ypbpr格式和cvbs格式的单个上述示例。更一般地，所述实施例可用于其他模拟视频信号，例如rgb格式、yuv格式等。此外，在其第一配置中可由电路205提供的模拟视频格式的数量可以大于2，并且在其第二配置中电路205可施加的模拟视频格式的数量可以大于1。此外，每个模拟视频格式的分量的数量可以不同于上述示例所述。
应该注意，在图1的示例中，数模转换器y_dac、pb_dac、pr_dac、cvbs_dac的输出功率可以被选择为与显示设备101要求的功率、输出负载(在图1的示例中为电阻器rl)和放大器g的增益(其能够被调整以向显示设备101提供所要求的功率)无关。在图2的示例中，数模转换器y_dac、pb_dac、pr_dac、cvbs_dac的输出功率被优选选择为使得转换器y_dac、pb_dac、pr_dac、cvbs_dac的输出功率的总和基本等于显示设备201要求的功率，能够完全在具有单个模拟输出的简化解码器中使用电路205时不具有放大器的情况下进行。然而，对转换器y_dac、pb_dac、pr_dac、cvbs_dac的输出功率的这种约束保持与参照图1描述的传统解码器类型的形成兼容。
对本公开的这些改变、修改和改进包括在本发明的精神和范围内。因此，前面的描述仅仅是示例性的而不用于限制。本发明仅通过权利要求及其等效物来限制。