使用并行多斜波合并比较器模/数转换器以减少图像传感器中噪声的方法及系统与流程

交叉参考的申请案

本申请案为在2015年12月30日提出申请的第14/985,092号美国专利申请案的部分接续申请案，所述美国专利申请案的全部内容以引用方式并入本文中。

本发明的实例一般来说涉及图像传感器。更具体来说，本发明的实例涉及使用并行多斜波合并比较器模/数转换器(adc)以减少图像传感器中噪声的方法及系统。

背景技术：

高速图像传感器已广泛用于不同领域(包含汽车领域、机器视觉领域及专业视频摄影术领域)中的许多应用中。用于制造图像传感器且特定来说互补金属氧化物半导体(cmos)图像传感器的技术一直持续快速地发展。举例来说，对较高帧速率及较低电力消耗的需求已促进了这些图像传感器的进一步小型化及集成。

除帧速率及电力消耗需求以外，图像传感器还承受性能需求。不能为容纳帧速率或电力消耗的增加而损害像素读出的质量及准确性。

为减少关于图像输出的噪声，当前图像传感器在斜波式adc中进行多取样。然而，当前图像传感器需要时间、电力及芯片面积以在斜波式adc中有效地执行多取样。

技术实现要素：

本发明的方面涉及一种图像传感器，其包括：像素阵列，其用于获取帧的图像数据，其中所述像素阵列包含多个像素以分别产生像素数据信号；读出电路，其耦合到所述像素阵列，其中所述读出电路包含：模/数转换(adc)电路，其将所述像素数据信号从模拟转换成数字以获得adc输出，其中所述adc电路包含多个adc电路，其中所述adc电路中的每一者包含：比较器，其包含多输入第一级，所述比较器将所述像素数据信号中的一者与第一斜波信号及第二斜波信号进行比较并输出第一比较器输出信号及第二比较器输出信号，及第一锁存器，其锁存到第一计数器以基于所述第一比较器输出信号而计数并产生第一adc输出，及第二锁存器，其锁存到第二计数器以基于来自多个比较器的所述第二比较器输出信号而计数以产生第二adc输出；及逻辑电路，其用于控制所述读出电路，所述逻辑电路包含斜波产生器以产生所述第一及第二斜波信号。

在本发明的另一方面中，一种图像传感器包括：像素阵列，其用于获取帧的图像数据，其中所述像素阵列包含多个像素以分别产生像素数据信号；读出电路，其耦合到所述像素阵列，其中所述读出电路包含：模/数转换(adc)电路，其将所述像素数据信号从模拟转换成数字以获得adc输出，其中所述adc电路包含多个adc电路，其中所述adc电路中的每一者包含：比较器，其包含多输入第一级，所述比较器将所述像素数据信号中的一者与多个斜波信号进行比较并输出多个比较器输出信号，及多个锁存器，其锁存到多个计数器以分别基于所述多个比较器输出信号而计数以分别产生多个adc输出；及逻辑电路，其用于控制所述读出电路，所述逻辑电路包含多个斜波产生器以产生所述多个斜波信号。

在本发明的又一方面中，一种使用并行多斜波合并比较器模/数转换器(adc)来减少图像传感器中的噪声的方法包括：由像素阵列捕获图像数据，其中所述像素阵列包含多个像素以分别产生像素数据信号；由adc电路获取所述像素数据信号，其中所述adc电路包含多个adc电路，所述adc电路中的每一者包含比较器及多个锁存器，其中所述比较器包含多输入第一级；由每一adc电路中的所述比较器将所述像素数据信号中的一者与从逻辑电路接收的多个斜波信号进行比较以产生多个比较器输出信号；及分别基于所述比较器输出信号而锁存每一adc电路中的计数器以产生多个adc输出。

附图说明

在附图的各图中以实例方式且并非以限制方式图解说明本发明的实施例，在附图中除非另有规定，否则贯穿各种视图相似参考指示类似元件。应注意，在本发明中对发明的“实施例”或“一个实施例”的提及不一定是指同一实施例，且其意指至少一个。在图式中：

图1是图解说明根据本发明的一个实施例的用于使用并行多斜波合并比较器adc来减少噪声的实例性成像系统的框图。

图2是图解说明根据本发明的一个实施例的用于使用并行多斜波合并比较器adc来减少噪声的图1中的成像系统的读出电路及逻辑电路的细节的框图。

图3是图解说明根据本发明的一个实施例的图2中的adc电路的细节的框图。

图4a是图解说明根据本发明的一个实施例的比较器输出信号、像素数据信号中的一者及斜波信号(y轴)相对于时间(x轴)的图。

图4b是图解说明根据本发明的另一实施例的比较器输出信号、像素数据信号中的一者及斜波信号(y轴)相对于时间(x轴)的图。

图5是图解说明根据本发明的一个实施例的用于使用并行多斜波合并比较器adc来减少图像传感器中的噪声的方法的流程图表。

贯穿图式的数个视图，对应参考符号指示对应组件。所属领域的技术人员将了解，图中的元件是为简单及清晰起见而图解说明，且未必按比例绘制。举例来说，为帮助改进对本发明的各种实施例的理解，各图中的元件中的一些元件的尺寸可能相对于其它元件被夸大。此外，通常未描绘在一商业上可行实施例中有用或必需的常见而众所周知的元件以便促进对本发明的这些各种实施例的较不受阻挡的观察。

具体实施方式

在以下描述中，陈述众多特定细节以便提供对本发明的透彻理解。然而，应理解，可在不具有这些具体细节的情况下实践本发明的实施例。在其它实例中，为避免使对此描述的理解模糊，未展示众所周知的电路、结构及技术。

贯穿本说明书对“一个实施例”或“实施例”的提及意指结合所述实施例描述的特定特征、结构或特性包含于本发明的至少一个实施例中。因此，贯穿本说明书的各个地方出现的短语“在一个实施例中”或“在实施例中”未必全部是指同一实施例。此外，特定特征、结构或特性可以任何适合方式组合于一个或多个实施例中。特定特征、结构或特性可包含于集成电路、电子电路、组合逻辑电路或提供所描述功能性的其它适合组件中。

根据本发明的教示的实例描述一种图像传感器，所述图像传感器通过使用并行多斜波合并比较器模/数转换器(adc)来减少影响图像传感器输出的噪声。包含于图像传感器中的adc电路为包含多个adc电路的列adc电路。每一adc电路可处理来自一列像素的读出。每一adc电路包含具有多输入第一级的单个比较器。举例来说，所述单个比较器可包含两个或两个以上输入以接收待从模拟转换成数字的多个斜波信号及像素数据信号。由所述单个比较器接收的斜波信号可为不同值(例如，不同偏移，例如电压偏移或时间偏移)以仿真相关多取样(cms)，或可为相同值以使比较器噪声平均化。

图1是图解说明根据本发明的一个实施例的用于使用并行多斜波合并比较器adc来减少噪声的实例性成像系统的框图。成像系统100可为互补金属氧化物半导体(“cmos”)图像传感器。如在所描绘实例中所展示，成像系统100包含耦合到控制电路120及读出电路110的像素阵列105，所述读出电路耦合到功能逻辑115及逻辑控制108。

像素阵列105的所图解说明实施例为成像传感器或像素单元(例如，像素单元p1、p2、…、pn)的二维(“2d”)阵列。在一个实例中，每一像素单元为cmos成像像素。每一像素单元经布置成行(例如，行r1到ry)及列(例如，列c1到cx)以获取人、地方或物体等的图像数据，接着可使用所述图像数据来再现所述人、地方或物体等的图像。像素阵列105可包含可见像素及光学黑像素(opb)。可见像素将入射到像素的光转换成电信号(例如，可见信号)并输出可见信号，而opb输出暗信号。

在一个实例中，在每一像素已获取其图像数据或图像电荷之后，所述图像数据由读出电路110通过读出列位线109读出且接着经传送到功能逻辑115。在各种实例中，读出电路110可包含放大电路(未图解说明)、模/数转换(adc)电路220或其它电路。功能逻辑115可仅存储图像数据或甚至通过应用图像后效应(例如，剪裁、旋转、移除红眼、调整亮度、调整对比度或其它)来操纵图像数据。在一个实例中，读出电路110可沿着读出列线一次读出一行图像数据(所图解说明)或可使用多种其它技术(未图解说明)读出图像数据，例如串行读出或对所有像素同时进行的全并行读出。在一个实例中，一整列像素阵列105可共享一个读出电路。在其它实例中，来自像素阵列105的像素群组(例如，经布置于相同列中的多个像素，或经布置于横跨像素阵列105的一个以上行或列的群组或群集中的多个像素)可共享一个读出电路。

在一个实例中，控制电路120耦合到像素阵列105以控制像素阵列105的操作特性。举例来说，控制电路120可产生用于控制图像获取的快门信号。在一个实例中，快门信号为用于同时启用像素阵列105内的所有像素以在单个获取窗期间同时捕获其相应图像数据的全局快门信号。在另一实例中，快门信号为滚动快门信号，使得在连续获取窗期间依序启用每一行、每一列或每一像素群组。控制电路120可包含选择电路(例如，多路复用器)等以控制一次读出一个行的图像数据或可使用多种其它技术读出图像数据，例如串行读出或对所有像素同时进行的全并行读出。

图2是图解说明根据本发明的一个实施例的用于使用并行多斜波合并比较器adc来减少噪声的图1中的成像系统的读出电路的细节的框图。如在图2中所展示，读出电路110可包含放大电路(未展示)、adc电路220及斜波产生器250。adc电路220可经由位线109从像素阵列105接收像素信号。如在图2中进一步展示，读出电路110包含斜波产生器250，所述斜波产生器产生经发射到adc电路220的第一斜波信号(例如，vramp1)及第二斜波信号(例如，vramp2)。在一个实施例中，斜波产生器250产生经发射到adc电路220的多个斜波信号。在其它实施例中，读出电路110可包含用以分别产生第一及第二斜波信号(例如，vramp1、vramp2)的多个斜波产生器。在一些实施例中，逻辑电路108可包含产生adc时钟信号的adc时钟产生器(未展示)。在一个实施例中，adc时钟产生器为锁相环路(pll)。在此实施例中，斜波产生器250接收adc时钟信号并产生与所述adc时钟信号同步的斜波信号。

图3是图解说明根据本发明的一个实施例的图2中的adc电路220的细节的框图。虽然未图解说明，但在一些实施例中，adc电路220可包含多个adc电路。adc电路可为列adc的类型(例如，sar、循环型等)。adc电路可针对像素阵列105的每一列为类似的。在一个实例中，一整列像素阵列105可共享一个读出电路。在其它实例中，来自像素阵列105的像素群组(例如，经布置于相同列中的多个像素，或经布置于横跨像素阵列105的一个以上行或列的群组或群集中的多个像素)可共享一个读出电路。

adc电路220将像素数据信号从模拟转换成数字以获得adc输出。如在图3中所展示，adc电路220中的adc电路的一个实例包含比较器310以及第一锁存器或寄存器3201及第二锁存器或寄存器3202。

比较器310为具有多输入第一级的单个比较器。比较器310可为全差分运算放大器。在图3中，比较器310从像素阵列105接收像素数据信号中的一者(例如，vpix)且从斜波产生器250产生第一及第二斜波信号(例如，vramp1、vramp2)。比较器310将像素数据信号中的一者(例如，vpix)与斜波信号(例如，vramp1、vramp2)进行比较并产生第一比较器输出信号(例如，vout1)及第二比较器输出信号(例如，vout2)。当像素数据信号vpix等于斜波信号vramp1时，第一比较器输出信号vout1产生。vout1经发送到锁存器3201，所述锁存器锁存在所述特定时间处计数器1的值。类似地，当像素数据信号vpix等于斜波信号vramp2时，第二比较器输出信号vout2产生。vout2经发送到锁存器3202，所述锁存器锁存在所述特定时间处的计数器2的值。保存于锁存器3201及3202中的数字值为使用两个斜波信号vramp1及vramp2的模拟像素数据信号vpix的数字表示。在一个实例中，计数器1及计数器2可以不同速率递增。在另一实例中，第一锁存器3201锁存到计数器以基于从比较器310接收的第一比较器输出信号(例如，vout1)计数来产生第一adc输出，且第二锁存器3202锁存到计数器以基于从比较器310接收的第二比较器输出信号(例如，vout2)计数来产生第二adc输出。

在一个实施例中，图3的计数器1及计数器2可为异步计数器、算术计数器等。来自比较器310的adc输出(例如，vout1、vout2)可被读出到功能逻辑115。在一个实施例中，功能逻辑115接收并处理第一及第二adc输出以产生最终adc输出。

在一些实施例中，每一adc电路可包含比较器310，所述比较器包含两个以上输入以接收除像素数据信号中的一者以外的两个以上斜波信号且输出两个以上比较器输出信号。在此实施例中，每一adc电路包含两个以上锁存器(例如，3201到320n，其中n>2)以分别基于两个以上比较器输出信号(例如，vout1、vout2)而锁存计数器。

图4a是图解说明根据本发明的一个实施例的比较器输出信号(例如，vout1、vout2)、像素数据信号中的一者(例如，vpix)及斜波信号(例如，vramp1、vramp2)(y轴)相对于时间(x轴)的图。在图4a中，第一及第二斜波信号(例如，vramp1、vramp2)为不同值的输入斜波。在图4a中，第一及第二斜波信号(例如，vramp1、vramp2)具有电压偏移。换句话说，vramp1及vramp2的开始值不同，在所图解说明实例中，vramp1具有最大电压va，而vramp2具有最大电压vb，斜波信号vramp1及vramp2的改变速率(或斜率)相同但其开始值不同。使用此不同偏移，可在adc电路220中使用单个比较器310仿真cms。通过在adc电路220中的每一adc电路中使用单个比较器310以将像素数据信号中的一者与两个或两个以上斜波信号进行比较，此实施例通过仿真cms同时需要较少电力及较少面积而减少噪声。图4的图中还展示第一及第二转换时间(例如，tconv1、tconv2)，所述第一及第二转换时间为由比较器310用以将像素数据信号中的一者(例如，vpix)与第一及第二斜波信号(例如，vramp1、vramp2)进行比较并产生第一及第二比较器输出信号(例如，vout1、vout2)所需要的时间。鉴于存在充当不同电压偏移的两个不同斜波信号(例如，vramp1、vramp2)，第一及第二比较器输出信号(例如，vout1、vout2)在图4中经移位。在cds之后，如果不存在噪声扰动，那么第一及第二比较器输出信号(例如，vout1、vout2)具有相同值。因此，噪声可依据两个比较器输出信号而平均化。一般来说，将相关多取样(cms)电压vcms计算为：

在此等式中，m为样本的数目。在一个实施例中，替代样本vshr及vshs而使用来自每一adc电路中的比较器310的第一及第二比较器输出信号(例如，vout1、vout2)以仿真cms。

此外，本发明的以下实施例可经描述为过程，所述过程通常经描绘为流程图表、流程图、结构图或框图。尽管流程图表可将操作描述为循序过程，但许多操作也可并行或同时执行。另外，可重新布置操作的次序。当过程的操作完成时，所述过程终止。过程可对应于方法、程序等。

图4b是图解说明根据本发明的另一实施例的比较器输出信号(例如，vout1、vout2)、像素数据信号中的一者(例如，vpix)及斜波信号(例如，vramp1、vramp2)(y轴)相对于时间(x轴)的图。在图4b中，第一及第二斜波信号(例如，vramp1、vramp2)具有时序偏移。换句话说，vramp1及vramp2的斜率开始改变的时间不同，在所图解说明实例中，vramp1的斜率直到时间ta才开始改变，而vramp2的斜率直到时间tb开始改变，斜波信号vramp1及vramp2的改变速率(或斜率)相同但其开始时间不同。使用此不同偏移，可在adc电路220中使用单个比较器310仿真cms。通过在adc电路220中的每一adc电路中使用单个比较器310以将像素数据信号中的一者与两个或两个以上斜波信号进行比较，此实施例通过仿真cms同时需要较少电力及较少面积而减少噪声。图4b的图中还展示第一及第二转换时间(例如，tconv1、tconv2)，所述第一及第二转换时间为由比较器310用以将像素数据信号中的一者(例如，vpix)与第一及第二斜波信号(例如，vramp1、vramp2)进行比较并产生第一及第二比较器输出信号(例如，vout1、vout2)所需要的时间。鉴于存在充当不同电压偏移的两个不同斜波信号(例如，vramp1、vramp2)，第一及第二比较器输出信号(例如，vout1、vout2)在图4中经移位。

图5是图解说明根据本发明的一个实施例的用于使用并行多斜波合并比较器adc来减少图像传感器中的噪声的方法的流程图表。方法500以在方框501处像素阵列105捕获图像数据而开始。像素阵列105包含多个像素以分别产生像素数据信号。在方框502处，读出电路110获取像素数据信号。读出电路110可包含adc电路220及斜波产生器250。adc电路220可包含多个adc电路。每一adc电路包含比较器310及多个锁存器(例如，锁存器3201、3202)。比较器310包含多输入第一级。在方框503处，包含于每一adc电路中的比较器310将像素数据信号中的一者与多个斜波信号进行比较以产生多个比较器输出信号。斜波信号可具有时序偏移或电压偏移。在一个实施例中，每一adc电路中的比较器310为用于多取样的两并行输入合并比较器，所述比较器包含多个cmos晶体管。在方框504处，锁存器(例如，锁存器3201、3202)分别基于比较器输出信号而锁存计数器以产生多个adc输出。计数器可包含算术计数器或异步计数器。在一个实施例中，功能逻辑115基于由adc电路220的每一adc电路中的锁存器产生的adc输出而产生最终adc输出。

就计算机软件及硬件来说描述上文所解释的过程。所描述的技术可构成在机器(例如，计算机)可读存储媒体内体现的机器可执行指令，所述指令在由机器执行时将致使所述机器执行所描述的操作。另外，所述过程可体现于硬件(例如专用集成电路(“asic”)或类似物)内。

包含发明摘要中所描述内容的本发明的所图解说明实例的以上说明并不意欲为穷尽性或限制于所揭示的精确形式。虽然出于说明性目的而在本文中描述本发明的特定实施例及实例，但可在不背离本发明的较宽广精神及范围的情况下做出各种等效修改。

可根据以上详细说明对本发明的实例做出这些修改。所附权利要求书中所使用的术语不应理解为将本发明限制于说明书及权利要求书中所揭示的特定实施例。而是，范围将完全由所附权利要求书来确定，所述权利要求书将根据所创建的权利要求解释原则来加以理解。因此，本发明说明书及各图应视为说明性的而非限制性的。