信号读取电路的制作方法

本发明关于一种信号读取电路，特别是一种主动式像素感测器的信号读取电路。

背景技术：

主动式像素感测器（active pixel sensor,APS）利用建构在每个像素中的感测电路回应于光线照射产生光电信号，并根据每个像素的X-Y位址来选择性地读出每个像素的光学信号。一般而言，当感测电路中用以进行光电转换的面积越大时，主动式像素感测器可以具有更佳的灵敏度。

但是，于实务上，由于制程上的不可抗力因素，感测电路中的元件参数可能不会是如预期中的数值。举例来说，在现今的玻璃制程中，在不同位置上的薄膜晶体管（thin film transistor,TFT）极可能具有不同的门槛电压值。此外，随着使用时间拉长，各元件也有可能因此劣化，使元件参数更进一步地飘移。

在常见的作法中，是通过增加感测电路中的元件，藉由电路设计的方式，补偿溢增或者是不足的电压或电流。但这样的作法必须在感测电路中增加电路元件，而使电路元件占据更多的面积，反而减少了用以进行光电转换的面积。因此，如何在保有光电转换的效能的同时，实现主动式像素感测器的电路校正为目前极需解决的问题。

技术实现要素：

本发明在于提供一种信号读取电路，以在保有光电转换的效能的同时，实现主动式像素感测器的电路校正。

本发明揭露了一种信号读取电路，所述的信号读取电路包括多个信号读取子电路。每一信号读取子电路包括随耦开关与读取模块。随耦开关的第一端用以接收第一基准电压。随耦开关的控制端用以接收输入信号。随耦开关依据接收到的输入信号产生电流至随耦开关的第二端。每一读取模块接收输入信号的其中之一。每一读取模块耦接随耦开关的控制端。每一读取模块依据读取控制信号选择性地提供接收的输入信号至随耦开关的控制端。

综合以上所述，本发明提供了一种信号读取电路，信号读取电路中具有多个信号读取子电路。每个信号读取子电路具有多个读取模块与一随耦开关，所述的多个读取模块耦接至同一个随耦开关。藉此，本发明提供的信号读取电路得以降低元件个数。此外，由于多个读取模块共用同一个随耦开关，在这样的电路架构下，随耦开关可以设置于显示区（active area,AA）之外，更进一步地降低了显示区中的元件个数，提升了信号读取电路用以进行光电转换的面积。另一方面，本发明所提供的信号读取电路更具有校正开关，此校正开关耦接于随耦开关的控制端，以适时地调整所述的控制端的电压电平，以使各读取开关提供控制端的电压电平具有相同的比较基准。藉此，本发明提供的信号读取电路得以在保有光电转换的效能的同时，实现了主动式像素感测器的电路校正。

以上的关于本发明内容的说明及以下的实施方式的说明是用以示范与解释本发明的精神与原理，并且提供本发明的专利申请范围更进一步的解释。

附图说明

图1为根据本发明一实施例所绘示的信号读取电路的功能方块示意图。

图2为根据本发明一实施例所绘示的其中一个信号读取子电路的电路示意图。

图3为根据本发明图2的信号读取子电路的部分信号时序示意图。

图4为根据本发明另一实施例所绘示的其中一个信号读取子电路的电路示意图。

图5为根据本发明图4的信号读取子电路的部分信号时序示意图。

图6为根据本发明更一实施例所绘示的其中一个信号读取子电路的电路示意图。

图7为根据本发明图6的信号读取子电路的部分信号时序示意图。

图8为根据本发明一实施例所绘示的感测面板的示意图。

图9为根据本发明另一实施例所绘示的感测面板的示意图。

其中，附图标记：

4、5 感测面板

416 控制模块

42、52 显示区

44、54 驱动模块

48、58 电源供应模块

5162 列取样控制器

5163 模拟数字转换器

5164 微控制器

5165数字模拟转换器

5166 第一子控制单元

5167 第二子控制单元

10 信号读取电路

11_1～11_M、21_1、31_1、41_1～41_M 信号读取子电路

112_1～112_M、212_1～212_M、312_1～312_M 读取模块

114、214、314 积分器

Cint、CFD 电容

GS1～GSM 分流控制信号

ID 电流

Nbl1～NblM 分流端

OP 放大器

PD1～PDM 光电二极管

P11～PNM 像素单元

RS1～RSM 读取控制信号

RT1～RTM 重置控制信号

SW1～SWM 读取开关

SW4～SW2M 重置开关

SW7～SW3M 输入开关

SW10～SW4M 分流开关

SWCR、SWCR1～SWCRM 校正开关

SWSF、SWSF1～SWSFM 随耦开关

SWint 积分器开关

T1～T5、T11～T18、T21～T23 时间点

Tr1、Tr1’、Tr1”、Tr2、Tr2’、Tr2” 读取时间区间

TX1～TXN 输入控制信号

V1 第一基准电压

V2、V21～V2M 校正基准电压

V3 第二基准电压

VCR、VCR1～VCRM 校正信号

Vint 积分控制信号

Vin1～VinM 输入信号

Vin1’～VinM’ 输入信号

Vo 输出信号

Vref 参考电压

Vrst 重置信号

具体实施方式

以下在实施方式中详细叙述本发明的详细特征以及优点，其内容足以使任何熟习相关技艺者了解本发明的技术内容并据以实施，且根据本说明书所揭露的内容、申请专利范围及图式，任何熟习相关技艺者可轻易地理解本发明相关的目的及优点。以下的实施例是进一步详细说明本发明的观点，但非以任何观点限制本发明的范畴。

请参照图1与图2，图1为根据本发明一实施例所绘示的信号读取电路的功能方块示意图，图2为根据本发明一实施例所绘示的其中一个信号读取子电路的电路示意图。如图1与图2所示，信号读取电路1具有多个信号读取子电路，在此举信号读取子电路11_1～11_M进行说明，其中M为一大于1的正整数。

信号读取子电路11_1～11_M具有相仿的电路结构，后续举信号读取子电路11_1进行说明之。信号读取子电路11_1具有一随耦开关SWSF与多个读取模块，在此举读取模块112_1～112_M进行说明，其中M为一正整数。读取模块112_1～112_M分别耦接随耦开关SWSF的控制端。

随耦开关SWSF的第一端用以接收第一基准电压V1，随耦开关SWSF的控制端用以接收输入信号Vin1～VinM的其中之一。随耦开关SWSF依据接收到的输入信号产生电流ID至随耦开关SWSF的第二端。其中，第一基准电压V1例如为相对的高电压电平，在一实施例中，第一基准电压V1为系统中的电压VDD，但并不以此为限。

读取模块112_1～112_M分别用以接收输入信号Vin1～VinM的其中之一。具体来说，读取模块112_1分别用以接收输入信号Vin1，读取模块112_2分别用以接收输入信号Vin2，读取模块112_M分别用以接收输入信号VinM，后续以此类推，不再赘述。读取模块112_1～112_M依据读取控制信号RS1～RSM的其中之一选择性地提供接收的输入信号Vin1～VinM至随耦开关SWSF的控制端。具体来说，读取模块112_1依据读取控制信号RS1选择性地提供接收到的输入信号Vin1至随耦开关SWSF的控制端，读取模块112_2依据读取控制信号RS2选择性地提供接收到的输入信号Vin2至随耦开关SWSF的控制端，读取模块112_M依据读取控制信号RSM选择性地提供接收到的输入信号VinM至随耦开关SWSF的控制端，后续以此类推，不再赘述。

接下来对读取模块112_1～112_M的电路结构进行说明，由于读取模块112_1～112_M具有相仿的电路结构，后续以读取模块112_1来进行说明，读取模块112_2～112_M的电路结构当可由读取模块112_1的相关叙述类推而得。如图2所示，在此实施例中，读取模块112_1具有读取开关SW1与重置开关SW4。读取开关SW1电性连接重置开关SW4。更详细地来说，读取开关SW1的第一端用以接收输入信号Vin1。读取开关SW1的第二端耦接随耦开关SWSF的控制端。读取开关SW1的控制端用以接收读取控制信号RS1。读取开关SW1依据接收到的读取控制信号RS1选择性地将接收到的输入信号Vin1提供给随耦开关SWSF的控制端。重置开关SW4的第一端用以接收重置信号Vrst。重置开关SW4的第二端耦接读取开关SW1的第一端。重置开关SW4的控制端用以接收重置控制信号RT1。重置开关SW4依据接收到的重置控制信号RT1选择性地将重置信号Vrst提供给读取开关SW1的第一端。

在一实施例中，输入信号Vin1～VinM来自光电二极管PD1～PDM，所述的光电二极管PD1～PDM则设置于显示面板（未绘示）的显示区中。就等效电路而言，光电二极管PD1～PDM分别等效地并联于各个液晶电容（未绘示），当光电二极管PD1～PDM被照光时，被照到光的光电二极管PD1～PDM导通。此时，被照到光的光电二极管PD1～PDM依据第二基准电压V3提供输入信号Vin1～VinM给读取模块112_1～112_M。为求图式简明，在图2的实施例中，光电二极管PD1～PDM与对应的液晶电容耦接至相同的基准电压，且在图式中以三角形符号表示所述的基准电压。然此为所属技术领域具有通常知识者能依实际所需自行设计，光电二极管PD1～PDM与对应的液晶电容也可分别耦接至不同的基准电压，在此并不加以限制。上述举显示面板为例进行说明，然实际上，信号读取电路10可以位于任意的感测面板当中，感测面板并不以上述所举的显示面板为限制。

在一实施例中，信号读取子电路11_1更具有积分器114。积分器114耦接随耦开关SWSF的第二端。积分器114用以依据积分控制信号Vint选择性地对随耦开关SWSF的第二端的电压电平值进行积分以形成输出信号Vo。更详细地来说，积分器114具有放大器OP、电容Cint与积分器开关SWint。电容Cint耦接于放大器OP的非反向输入端与输出端之间。积分器开关SWint的两端并联电容Cint。积分器开关SWint的控制端用以接收积分控制信号Vint。放大器OP的反向输入端用以接收参考电压Vref。上述所举各开关例如为双极性接面晶体管或者是金属氧化物半导体晶体管，但并不以此为限。

请一并参照图3以对信号读取子电路11_1的作动时序进行说明，图3为根据本发明图2的信号读取子电路的部分信号时序示意图。在图3中，举读取模块112_1与读取模块112_2的各信号时序进行说明，由于读取模块112_3至读取模块112_M具有与读取模块112_1或读取模块112_2相仿的电路结构，读取模块112_3至读取模块112_M的信号时序及其作动方式则可依此类推。读取模块112_M具有读取开关SWM与重置开关SW2M。读取开关SWM电性连接重置开关SW2M。更详细地来说，读取开关SWM的第一端用以接收输入信号VinM。读取开关SWM的第二端耦接随耦开关SWSF的控制端。读取开关SWM的控制端用以接收读取控制信号RSM。读取开关SWM依据接收到的读取控制信号RSM选择性地将接收到的输入信号VinM提供给随耦开关SWSF的控制端。重置开关SW2M的第一端用以接收重置信号Vrst。重置开关SW2M的第二端耦接读取开关SWM的第一端。重置开关SW2M的控制端用以接收重置控制信号RTM。重置开关SW2M依据接收到的重置控制信号RTM选择性地将重置信号Vrst提供给读取开关SWM的第一端。

在读取时间区间Tr1中的时间点T1至时间点T2之间，读取控制信号RS1与积分控制信号Vint为相对的高电压电平，读取控制信号RS2与重置控制信号RT1、RT2为相对的低电压电平。此时，读取开关SW1、随耦开关SWSF与积分器开关SWint导通，读取开关SW2、SWM与重置开关SW4、SW5、SW2M不导通。输入信号Vin1经由读取开关SW1被提供至随耦开关SWSF的控制端。随耦开关SWSF依据读取开关SW1提供的输入信号Vin1而提供电流ID给积分器114。由于积分器开关SWint导通，积分器114并不依据随耦开关SWSF提供的电压或电流进行积分。

在读取时间区间Tr1中的时间点T2至时间点T3之间，积分控制信号Vint被调整至相对的低电压电平。此时，读取开关SW1与随耦开关SWSF导通，积分器开关SWint、读取开关SW2、SWM与重置开关SW4、SW5、SW2M不导通。积分器114依据随耦开关SWSF提供的电流进行积分以形成输出信号Vo。

在读取时间区间Tr1中的时间点T3至时间点T4之间，重置控制信号RT1与积分控制信号Vint被调整至相对的高电压电平。此时，读取开关SW1、重置开关SW4与积分器开关SWint导通，读取开关SW2、SWM与重置开关SW5、SW2M不导通。此时，随耦开关SWSF可以是导通或是不导通。重置信号Vrst经由重置开关SW4被提供到读取开关SW1的第一端，以重置读取开关SW1的第一端的电压电平。且被提供至读取开关SW1的第一端的重置信号Vrst更经由读取开关SW1被提供到随耦开关SWSF的控制端，以使随耦开关SWSF的控制端的电压电平被重置为所欲的电压电平。由于积分器开关SWint导通，积分器114并不进行积分。

在读取时间区间Tr1中的时间点T4至时间点T5之间，积分控制信号Vint被调整至相对的低电压电平，此时积分器开关SWint不导通，积分器114依据随耦开关SWSF提供的电流进行积分形成输出信号Vo。

在读取时间区间Tr1中的时间点T5时，读取控制信号RS1、重置控制信号RT1被拉至相对的低电压电平，积分控制信号Vint被拉至相对的高电压电平。此时，读取开关SW1与随耦开关SWSF不导通，积分器开关SWint导通。随耦开关SWSF不提供电流给积分器114，此时参考电压Vref被提供至积分器114地输出以作为输出信号Vo。

在读取时间区间Tr2中，读取控制信号RS2被拉至相对的高电压电平，且读取模块112_2的其他信号时序则相仿于读取模块112_1的各信号于读取时间区间Tr1中的时序。因此，读取模块112_2于读取时间区间Tr2中的作动方式相仿于读取模块112_1于读取时间区间Tr1中的作动方式。相仿地，读取模块112_3至读取模块112_M于后续的读取时间区间中也分别具有相仿的作动方式。因此，随耦开关SWSF在不同的读取时间区间中是依据相对应的读取模块所提供的信号而相应地提供电流给积分器114以产生输出信号Vo。

如前述地，在读取时间区间Tr1中是由读取模块112_1提供信号给随耦开关SWSF的控制端，在读取时间区间Tr2中是由读取模块112_2提供信号给随耦开关SWSF的控制端，后续以此类推。虽然在不同的读取时间区间中是由不同的读取模块提供信号给随耦开关SWSF的控制端，但由于电容耦合效应的关系，在由当前的读取模块提供信号给随耦开关SWSF的控制端时，随耦开关SWSF的控制端可能仍存有前一次读取模块提供信号时的残留电荷。当前的读取模块提供的信号电平受到残留电荷的影响，从而让随耦开关SWSF依据失准的信号电平提供电流给积分器114，使得输出信号Vo失真。

请再参照图2以说明信号读取子电路如何克服电容耦合效应的影响。在图2所对应的实施例中，信号读取子电路11_1更具有校正开关SWCR。校正开关SWCR的第一端耦接随耦开关SWSF的控制端。校正开关SWCR的第二端用以接收校正基准电压V2。校正开关SWCR的控制端接收校正信号VCR。校正开关SWCR依据校正电压VCR选择性地将随耦开关SWSF的控制端导通至校正开关SWCR的第二端。在一种作法中，校正信号VCR为一个可调的定电压，校正开关SWCR依据校正信号VCR持续地导通。此时，校正开关SWCR持续地导通而将随耦开关SWSF的控制端的残余电荷释放到校正开关SWCR的第二端。其中，藉由适当地设定校正信号VCR的电压电平，得以在释放随耦开关SWSF的控制端的残留电荷的同时，不至于过度地改变随耦开关SWSF的控制端的电压电平。校正信号VCR的电压电平关联于校正开关SWCR的元件特性，相关细节为所属技术领域具有通常知识者经详阅本说明书后可自由设计，于此不多加限制。藉此，得以避免随耦开关SWSF的控制端受到电容耦合效应的影响。后续将对校正信号VCR的设定再进行详述，在此先不与赘述。

请接着参照图4以说明本发明所提供的信号读取子电路的另外一种实施态样，图4为根据本发明另一实施例所绘示的其中一个信号读取子电路的电路示意图。相较于图2所对应的实施例，在图4所对应的实施例中，信号读取子电路21_1的各读取模块212_1～212_M更分别具有输入开关。以读取模块212_1来说，读取模块212_1更具有输入开关SW7，输入开关SW7的第一端用以接收输入信号Vin1’，输入开关SW7的第二端耦接读取开关SW1与重置开关SW4。输入开关SW7受控于输入控制信号TX1而选择性地导通。此外，读取模块212_1更具有电容CFD，电容CFD的一端耦接读取开关SW1、重置开关SW4与输入开关SW7，电容CFD的另一端用以接收基准电压。电容CFD所接收的基准电压的定义是相仿于前述的液晶电容与光电二极管所接收的基准电压的定义，于此不再重复赘述。

请一并参照图5以说明信号读取子电路21_1相对应的控制时序，图5为根据本发明图4的信号读取子电路的部分信号时序示意图。在图5中，举读取模块212_1与读取模块212_2的各信号时序进行说明，由于读取模块212_3至读取模块212_M具有与读取模块212_1或读取模块212_2相仿的电路结构，读取模块212_3至读取模块212_M的信号时序及其作动方式则可依此类推。

在读取时间区间Tr1’中的时间点T11至时间点T12之间，读取控制信号RS1与积分控制信号Vint为相对的高电压电平，重置控制信号RT1与输入控制信号TX1为相对的低电压电平，读取控制信号RS1、重置控制信号与输入控制信号TX2为相对的低电压电平。此时，读取开关SW1与积分器开关SWint导通，重置开关SW4与输入开关SW7不导通，读取开关SW2、SWM、重置开关SW5、SW2M与输入开关SW8、SW3M不导通，随耦开关SWSF可以是导通或不导通。积分器114并不依据随耦开关SWSF提供的电流进行积分。

在读取时间区间Tr1’中的时间点T12至时间点T13之间，重置控制信号RT1被调整至相对的高电压电平。此时，读取开关SW1与重置开关SW4导通，积分器开关SWint、读取开关SW2、SWM不导通，随耦开关SWSF可以是导通或不导通。重置信号Vrst经由重置开关SW4被提供至读取开关SW1的第一端以重置读取开关SW1的第一端的电压电平，且重置信号Vrst被提供至读取开关SW1的第一端的重置信号Vrst更经由读取开关SW1被提供随耦开关SWSF的控制端，以重置随耦开关SWSF的控制端的电压电平。

在读取时间区间Tr1’中的时间点T13至时间点T14之间，积分控制信号Vint被调整至相对的低电压电平。此时，读取开关SW1与重置开关SW4导通，输入开关SW7不导通，读取开关SW2、读取开关SWM、重置开关SW5、重置开关SW2M与输入开关SW8、输入开关SW3M不导通，随耦开关SWSF导通，积分器开关SWint不导通。积分器114依据随耦开关SWSF所提供的电流进行积分以形成输出信号Vo。

在读取时间区间Tr1’中的时间点T14至时间点T15之间，重置控制信号RT1被调整至相对的低电压电平，积分控制信号Vint被调整至相对的高电压电平。此时，读取开关SW1导通，重置开关SW4与输入开关SW7不导通，读取开关SW2、读取开关SWM、重置开关SW5、重置开关SW2M与输入开关SW8、输入开关SW3M不导通，随耦开关SWSF导通，积分器开关SWint导通。

在读取时间区间Tr1’中的时间点T15至时间点T16之间，输入控制信号TX1被调整至相对的高电压电平。此时，读取开关SW1与输入开关SW7导通，重置开关SW4不导通，读取开关SW2、读取开关SWM、重置开关SW5、重置开关SW2M与输入开关SW8、输入开关SW3M不导通，随耦开关SWSF导通，积分器开关SWint导通。输入信号Vin1’经由输入开关SW7被提供到读取开关SW1的第一端，且被提供到读取开关SW1的第一端的输入信号Vin1更被提供至随耦开关SWSF的控制端。随耦开关SWSF依据接收到的输入信号Vin提供相应的电压电流给积分器114。

在读取时间区间Tr1’中的时间点T16至时间点T17之间，积分控制信号Vint被调整至相对的低电压电平。此时，读取开关SW1与输入开关SW7导通，重置开关SW4不导通，读取开关SW2、读取开关SWM、重置开关SW5、重置开关SW2M与输入开关SW8、输入开关SW3M不导通，随耦开关SWSF导通，积分器开关SWint不导通。积分器114依据随耦开关SWSF提供的电流进行积分以成输出信号Vo。

在读取时间区间Tr1’中的时间点T17至时间点T18之间，输入控制信号TX1被调整至相对的低电压电平，积分控制信号Vint被调整至相对的高电压电平。此时，读取开关SW1与输入开关SW7导通，重置开关SW4不导通，读取开关SW2、读取开关SWM、重置开关SW5、重置开关SW2M与输入开关SW8、输入开关SW3M不导通，随耦开关SWSF导通，积分器开关SWint导通。积分器114不依据随耦开关SWSF提供的电流进行积分。

在读取时间区间Tr1’中的时间点T18时，读取控制信号RS1被调整为相对的低电压电平。此时，读取开关SW1不导通而使得输入信号Vin不被提供到随耦开关SWSF的控制端。

在读取时间区间Tr2’中时，读取控制信号RS2被拉至相对的高电压电平，且读取模块212_2的其他信号时序则相仿于读取模块212_1的各信号于读取时间区间Tr1’中的时序。因此，读取模块212_2于读取时间区间Tr2’中的作动方式相仿于读取模块212_1于读取时间区间Tr1’中的作动方式。相仿地，读取模块212_3至读取模块212_M于后续的读取时间区间中也分别具有相仿的作动方式。因此，随耦开关SWSF在不同的读取时间区间中是依据相对应的读取模块所提供的信号而相应地提供电压电流给积分器214以产生输出信号Vo。

如前述地，如图5所示，当光电二极管PD1～PDM接受光照时，光电二极管PD1～PDM依据第二基准电压V3产生输入信号Vin1’～VinM’。而当光电二极管PD1～PDM接受到过强的光照时，光电二极管PD1～PDM会产生过大的电流，而可能对后端元件造成伤害。

请再参照图6以说明信号读取子电路如何克服光照过强而损害电路元件的问题，图6为根据本发明更一实施例所绘示的其中一个信号读取子电路的电路示意图。相较于图4所示的实施例，在图6所示的实施例中，信号读取子电路31_1中的各读取模块312_1～312_M更分别具有分流开关。以读取模块312_1来说，读取模块312_1具有分流开关SW10，分流开关SW10的第一端耦接至分流端Nbl1，分流开关SW10的第二端耦接至输入开关SW10的第一端，分流开关SW7的控制端用以接收分流控制信号GS1。分流开关SW10用以依据分流控制信号GS1而选择性地将分流端Nbl1导通至输入开关SW10的第一端。于一实施例中，分流端Nbl1～NblM分别具有分流电压电平，所述的分流电压电平为一相对的低电压电平，甚至分流端Nbl1～NblM也可分别具有不同的分流电压电平。相关细节为所属技术领域具有通常知识者经详阅本说明书后可自由设计，于此不加以限制。

请接着参照图7，图7为根据本发明图6的信号读取子电路的部分信号时序示意图。图7所示的时序控制方式是相仿于图5所示的时序控制方式，惟其中更绘示了有关于分流控制信号GS1、GS2的相关时序。如图7所示，在时间点T21至时间点T23之间，输入控制信号TX被调整至高电压电平。此外，在时间点T22至时间点T23之间，分流控制信号GS1被提高至高电压电平。此时，分流开关SW10导通，分流开关SW10的第一端被导通至分流端Nbl1，以避免过高的电流经由分流开关SW10流至后端电路而伤害相关电路元件。于一实施例中，在每次的时脉周期中，分流控制信号GS1～GSM并不总是被调整至高电压电平，而是依据光照强度是否过强而选择性地被调高至高电压电平。相关的控制或检测方法为所属技术领预计有通常知识者经详阅本说明书后可自由设计，在此并不加以限制。

图8为根据本发明一实施例所绘示的感测面板的示意图。感测面板4定义有显示区42，感测面板4具有驱动模块44与电源供应模块48，且感测面板4具有如前述的信号读取电路。显示区42中设置有N×M个像素单元P11～PNM，所述的N×M个像素单元排列成阵列。驱动模块44与电源供应模块48分别耦接至各像素单元P11～PNM。所述的N代表的是所述阵列的行数，所述的M代表的是所述阵列的列数。其中，像素单元的标号第一码用以表示像素单元所在的行编号，像素单元的标号第二码用以表示像素单元所在的列编号。举例来说，像素单元P32用以表示位于第3行第2列的像素单元。为求图面简洁，在此仅绘示部分的像素单元以举例说明，且显示区42中设置的像素单元的数量实际上并不以此为限。各像素单元受控于驱动模块44，而电源供应模块48则是用以供应电源至各像素单元。像素单元的组成方式与控制方式为所属技术领域具有通常知识者经详阅本说明书后能自由设计，于此不再赘述。其中，驱动模块44例如为栅极驱动电路或相关的驱动集成电路。

此外，感测面板4具有信号读取电路40。信号读取电路40的电路结构如前述各实施例的其中之一。简要来说，信号读取电路40具有信号读取子电路41_1、41_2～41_M。信号读取子电路41_1、41_2～41_M分别耦接其中一列像素单元。具体来说，信号读取子电路41_1耦接像素单元P11、P21～PN1所形成的单列像素，信号读取子电路41_2耦接像素单元P12、P22～PN2所形成的单列像素，后续以此类推，不再赘述。信号读取子电路41_1、41_2～41_M彼此具有相仿的电路结构。以信号读取子电路41_1来说，信号读取子电路41_1具有随耦开关SWSF1、校正开关SWCR1、读取模块412_1。在此实施例中，信号读取子电路41_1～41_M的各读取模块分别设置于对应的像素单元中。举例来说，信号读取子电路41_1的读取模块412_1设置于像素单元P11中，信号读取子电路41_1的读取模块412_2设置于像素单元P21中，后续以此类推，不再赘述。而在此实施例中，信号读取子电路41_1～41_M的随耦开关SWSF1～SWSFM与校正开关SWCR1～SWCRM则是设置于显示区42外。借着这样的作法，得以更进一步地减少显示区42中的元件数量，提高像素单元中的发光面积或是感光元件的面积。由于，信号读取电路40的各元件分散于感测面板4的各部位，于图4中并不对各元件或模块逐一标号，以避免图式紊乱。

于此实施例中，信号读取电路40更具有一控制模块416。控制模块416耦接每一信号读取子电路的随耦开关的第二端。控制模块416依据随耦开关SWSF1～SWSFM的第二端的电压电平调整校正信号VCR1～VCRM的电压电平或调整校正基准电压V21～V2M的电压电平。控制模块416例如包含了如前述的积分器，以依据随耦开关SWSF所提供的电流形成相应的信号，并据以进行判断。在一实施例中，控制模块416用以判断出随耦开关SWSF1～SWSFM中至少部分的第二端的电压电平的中位数。且控制模块416依据判断出的中位数调整各校正信号VCR1～VCRM的电压电平，以使至少部分的随耦开关的第二端的电压电平都相同于中位数。而于另一实施例中，控制模块416用以判断出随耦开关SWSF1～SWSFM中至少部分的第二端的电压电平的平均数。且控制模块416依据判断出的平均数调整各校正基准电压V21～V2M的电压电平，以使至少部分的随耦开关的第二端的电压电平都相同于平均数。

请参照图9以说明控制模块的一种实施态样，图9为根据本发明另一实施例所绘示的感测面板的示意图。于图9所示的实施例中，控制模块516具有列取样控制器5162、模拟数字转换器5163、微控制器5164、数字模拟转换器5165、第一子控制单元5166与第二子控制单元5167。其中，列取样控制器5162耦接随耦开关SWSF1～SWSFM的第二端，模拟数字转换器5163耦接列取样控制器5162，微控制器5164耦接模拟数字转换器5163，数字模拟转换器5165耦接微控制器5164、第一子控制单元5166耦接与第二子控制单元5167。第一子控制单元5166耦接校正开关SWCR1～SWCRM的控制端，第二子控制单元5167耦接校正开关SWCR1～SWCRM的第二端。

在图9的实施例中，列取样控制器5162用以取得随耦开关SWSF1～SWSFM的第二端的电压电平。列取样控制器5162例如包含有前述的各积分器，以依据随耦开关SWSF所提供的电流形成相应的信号，并据以进行取样。模拟数字转换器5163用以将列取样控制器5162取得的电压信号转换为数字信号。微控制器5164依据列取样控制器5162形成的数字信号统计出如前述的中位数或者是平均数，并依据此中位数或平均数对前述的数字信号的内容进行判断，以形成一输出信号。数字模拟转换器5165将微控制器5164的输出信号转换为模拟信号，并依据微控制器5164的输出信号的内容选择性地将模拟信号提供第一子控制单元5166或第二子控制单元5167的至少其中之一。第一子控制单元5166依据接收到的模拟信号选择性地调整校正信号VCR1～VCRM的电压电平。第二子控制单元5167依据接收到的模拟信号选择性地调整校正基准电压V21～V2M的电压电平。

延续前述，在一实施例中，当微控制器5164判断每一个随耦开关SWSF1～SWSFM的第二端的电压电平皆相同于统计出来的中位数或平均数时，微控制器5164指示第一子控制单元5166调整校正信号VCR1～VCRM的电压电平，以调整流经校正开关SWCR的电流。当微控制器5164判断随耦开关SWSF1～SWSFM中有至少其中之一的第二端的电压电平不相同于统计出来的中位数或平均数时，微控制器5164指示第二子控制单元5167调整校正基准电压V21～V2M的电压电平，以使每一个随耦开关SWSF1～SWSFM的第二端的电压电平皆相同于统计出来的中位数或平均数。

综合以上所述，本发明提供了一种信号读取电路，信号读取电路中具有多个信号读取子电路。每个信号读取子电路具有多个读取模块与一随耦开关，所述的多个读取模块耦接至同一个随耦开关。藉此，相较于以往每一个读取模块都具有不同的随耦开关的作法，本发明提供的信号读取电路得以降低元件个数。此外，由于多个读取模块共用同一个随耦开关，在这样的电路架构下，随耦开关可以设置于显示区之外，更进一步地降低了显示区中的元件个数，提升了信号读取电路用以进行光电转换的面积。另一方面，本发明所提供的信号读取电路更具有校正开关，此校正开关耦接于随耦开关的控制端，以适时地调整所述的控制端的电压电平，以使各读取开关提供控制端的电压电平具有相同的比较基准。藉此，本发明提供的信号读取电路得以在保有光电转换的效能的同时，实现了主动式像素感测器的电路校正。

虽然本发明以前述的实施例揭露如上，然其并非用以限定本发明。在不脱离本发明的精神和范围内，所为的更动与润饰，均属本发明的专利保护范围。关于本发明所界定的保护范围请参考所附的申请专利范围。