收发器系统的制作方法

本实用新型涉及通信系统，更具体地，涉及一种收发器系统。

背景技术：

在过去几十年，爆炸性使用通信网络。在互联网初期，流行的应用限于电子邮件、公告栏以及主要是基于信息和文本的网页浏览，并且传输的数量通常较小。如今，互联网和移动应用需要大量带宽来传输照片、视频、音乐以及其他多媒体文件。例如，诸如脸书(Facebook)等社交网每天处理500TB以上的数据。由于对数据和数据传输的这种高度需求，所以需要提高现有数据通信系统以解决这些需求。对于高速数据通信应用，经常使用脉冲幅度调制(PAM)技术。除此之外，PAM(2ⁿ，n>1)提供改善的频谱效率，这允许在通信介质上具有更高的数据吞吐量。

在过去，具有多种类型的通信系统和方法。遗憾的是，这些通信系统和方法对于各种应用来说是不充分的。因此，需要改进的系统和方法。

技术实现要素：

根据一实施例，本实用新型提供了一种收发器系统，其特征在于，包括：输入端，用于接收输入数据流，通过第一频率表征所述输入数据流；时钟生成模块，被配置为基于至少一个所述输入数据流生成时钟信号；调节器，耦合到电源，所述调节器被配置为衰减与所述电源相关联的噪声；第一电压增益放大器，被配置为生成第一驱动信号；跟踪和保持模块，包括第一多个跟踪和保持电路，所述第一多个跟踪和保持电路由所述第一驱动信号控制，用于以第二频率保持所述输入数据流；移位和保持缓冲器，包括与所述第一多个跟踪和保持电路相对应的第一多个缓冲单元，所述第一多个缓冲单元被配置为基于所述输入数据流存储第一多个样本；ADC模块，包括被配置为转换所述第一多个样本的第一多个ADC电路；数字信号处理器，被配置为基于至少一个所述第一多个样本生成输出数据流；以及输出端，用于发送所述输出数据流。

根据实施例的收发器系统，其特征在于，还包括用于生成定时相位的分数延迟锁定环。

根据实施例的收发器系统，其特征在于，所述第二频率为所述第一频率的约一半。

根据实施例的收发器系统，其特征在于，还包括被配置为生成第二驱动信号的第二电压增益放大器。

根据实施例的收发器系统，其特征在于，所述数字信号处理器包括用于校准所述第一多个样本的偏斜控制模块。

根据实施例的收发器系统，其特征在于，多个ADC电路对应于单个移位和保持缓冲单元。

根据实施例的收发器系统，其特征在于，所述数字信号处理器包括用于执行信道均衡的一组并行前馈均衡器。

根据实施例的收发器系统，其特征在于，还包括调制器，所述调制器用于对所述输出数据流进行调制以通过光通信链路传输。

根据实施例的收发器系统，其特征在于，所述输出数据流以PAM4格式被调制。

根据实施例的收发器系统，其特征在于，所述调节器执行用于衰减所述噪声的前馈注入。

根据实施例的收发器系统，其特征在于，由至少12dB的增益范围表征所述第一电压增益放大器。

根据实施例的收发器系统，所述时钟生成模块包括使用所述输入数据流用于执行时钟恢复的锁相环电路。

根据实施例的收发器系统，其特征在于，所述第一电压增益放大器包括第一均衡器电路。

根据实施例的收发器系统，其特征在于，所述ADC电路中的每一个包括逐次逼近寄存器。

根据另一实施例，本实用新型提供了一种收发器系统，其特征在于，包括：输入端，用于接收输入数据流，通过第一频率表征所述输入数据流；时钟生成模块，被配置为基于至少一个所述输入数据流生成时钟信号；第一电压增益放大器，被配置为生成第一驱动信号；跟踪和保持模块，包括第一多个跟踪和保持电路，所述第一多个跟踪和保持电路由所述第一驱动信号控制，用于以第二频率保持所述输入数据流；移位和保持缓冲器，包括与所述第一多个跟踪和保持电路相对应的第一多个缓冲单元，所述第一多个缓冲单元被配置为基于所述输入数据流存储第一多个样本；ADC模块，包括被配置为转换所述第一多个样本的第一多个ADC电路；数字信号处理器，被配置为基于至少一个所述第一多个样本生成输出数据流，所述数字信号处理器包括用于减少误差的判定反馈均衡器；以及输出端，用于发送所述输出数据流。

附图说明

图1是示出根据本实用新型的实施例的收发器系统的简化图。

图2A是示出具有多个数据通道的收发器系统的简化图。

图2B是示出根据本实用新型的实施例的集成EQ-VGA模块的简化图。

图3是示出根据本实用新型实施例的DSP模块的简化图。

图4A是示出根据本实用新型的实施例的驱动器的简化图。

图4B是示出根据本实用新型的实施例的偏斜管理系统的简化图。

图5是示出根据本实用新型的实施例的分数PLL的简化图。

图6A是示出根据本实用新型的实施例的生成不同相位的延迟锁定环的简化图。

图6B是示出根据本实用新型的实施例的调节器的简化图。

具体实施方式

本实用新型涉及数据通信。更具体地，本实用新型的实施例提供一种收发器，该收发器处理输入数据流并且基于输入数据流生成恢复时钟信号。收发器包括电压增益放大器，该电压增益放大器还执行均衡处理并且向用于保持输入数据流的跟踪和保持电路提供驱动信号，由移位和保持器缓冲电路存储该输入数据流。然后，通过多个ADC电路对缓冲数据执行模数转换。然后，对经转换的数据执行各种DSP函数。然后，以PAM格式编码和传输经转换的数据。此外，还存在其他实施例。

根据实施例，本实用新型提供了一种收发器系统，包括输入端，用于接收输入数据流。通过第一频率表征第一数据流。该系统还包括被配置为基于至少一个数据流生成时钟信号的时钟生成模块。该系统另外包括耦合到电源的调节器。该调节器被配置为衰减与该电源相关联的噪声。该系统进一步包括被配置为生成第一驱动信号的第一电压增益放大器。该系统还包括跟踪和保持(T/H)模块，该跟踪和保持模块包括第一多个T/H电路。该第一多个T/H电路由所述第一驱动信号控制，用于以第二频率保持输入数据流。该系统另外包括移位和保持(SH)缓冲器，该移位和保持缓冲器包括对应于所述第一多个T/H电路的第一多个缓冲单元。该第一多个缓冲单元被配置为基于输入数据流存储第一多个样本。该系统进一步包括ADC模块，该ADC模块包括被配置为转换第一多个样本的第一多个ADC电路。该系统另外包括数字信号处理器(DSP)，该数字信号处理器被配置为基于至少一个第一多个样本生成输出数据流。该系统还包括用于发送该输出数据流的输出端。

根据另一个实施例，本实用新型提供了一种收发器系统，包括输入端，用于接收输入数据流，通过第一频率表征该输入数据流。该系统还包括被配置为基于至少一个数据流生成时钟信号的时钟生成模块。该系统另外包括被配置为生成第一驱动信号的第一电压增益放大器。该系统进一步包括跟踪和保持(T/H)模块，该跟踪和保持模块包括第一多个T/H电路。该第一多个T/H电路被该第一驱动信号控制，用于以第二频率保持该输入数据流。该系统进一步包括移位和保持(SH)缓冲器，该跟踪和保持模块包括与该第一多个T/H电路相对应的第一多个缓冲单元。该第一多个缓冲单元被配置为基于输入数据流存储第一多个样本。该系统还包括ADC模块，该ADC模块具有被配置为转换第一多个样本的第一多个ADC电路。该系统进一步包括数字信号处理器(DSP)，该数字信号处理器被配置为基于至少一个第一多个样本生成输出数据流。该DSP包括用于减少误差的判定反馈均衡器。该系统进一步包括用于发送该输出数据流的输出端。

根据又一个实施例，本实用新型提供了一种收发器系统，其包括用于接收输入数据流的输入端，由第一频率表征该输入数据流。该系统还包括被配置为基于至少一个数据流生成时钟信号的时钟生成模块。该系统进一步包括被配置为生成第一驱动信号的第一电压增益放大器。该系统还包括被配置为生成第二驱动信号的第二电压增益放大器。该系统进一步包括跟踪和保持(T/H)模块，该跟踪和保持模块包括第一多个T/H电路和第二多个T/H电路。该第一多个T/H电路由第一驱动信号控制，用于以第二频率保持输入数据流。该第二T/H电路由二驱动信号控制，用于以第二频率保持输入数据流。该系统进一步包括移位和保持(SH)缓冲器，该移位和保持缓冲器包括对应于第一多个T/H电路的第一多个缓冲单元以及对应于第二多个T/H电路的第二多个缓冲单元。该第一多个缓冲单元被配置为基于该输入数据流存储第一多个样本。该系统另外包括ADC模块，该ADC模块包括被配置为转换第一多个样本的第一多个ADC电路。该系统还包括数字信号处理器(DSP)，该数字信号处理器被配置为基于至少一个第一多个样本生成输出数据流。该系统还包括用于发送输出数据流的输出端。

应理解的是，本实用新型的实施例提供可许多优点。其中，与常规系统相比，根据本实用新型的实施例的收发器利用提供均衡功能的集成电压增益放大器，从而消除了单独的均衡模块的需要，降低功耗并减少噪声。此外，可以消除对参考时钟信号的需要，以减少功耗。收发器包括提供诸如反射消除、偏斜管理、眼睛调制(eye modulation)、偏移校正、误差校正和/或其他等功能的DSP模块。另外，可以使用现有的制造技术制造收发器系统，例如，28nm工艺。而且，根据本实用新型的收发器系统可以被配置为与现有通信系统兼容。还有其他优点。

使用NRZ的高速发送信号已经接近50Gb/s以上的速度，其中，在各种信道和应用中非常难以保持功率效率和性能。PAM4作为一种先进的方法出现，用于增大这种受限频带的信道中的吞吐量。更高的调制格式也有助于通过每波长封装更多的比特来降低光学系统的成本。采用PAM4的标准的强劲动力反映了该行业的这些显着趋势。同时，将收发器设计迁移到当前技术节点中，已经高速缩小了在传统模拟和基于ADC-DSP-DAC的系统之间的功率间隙。这些因素使得基于ADC的接收器成为非常理想的设计选择，这也是无线通信的趋势。

要理解的是，本实用新型的实施例提供了可以以高速(例如，40/50/100/400Gb/s)操作的收发器系统。在某些实施方式中，收发器被配置为使用非归零(non-return to zero)(“NRZ”)和/或脉冲幅度调制(“PAM”)调制技术。例如，PAM4调制用于通过光通信网络进行数据通信。图1是示出根据本实用新型的实施例的收发器系统的简化图。该图仅是示例，并非应不适当地限制权利要求的范围。本领域的技术人员会认识到很多变化、替换以及修改。此外，收发器100被配置为提供各种类型的网络应用。如图1所示，收发机100被配置为以高速率(例如，10至20Gb/s)接收数据。从收发器100传输的数据可以具有各种格式，例如，NRZ、PAM4和/或其他格式。收发器100包括用于时钟恢复的锁相环(“PLL”)装置。在某些实施例中，在没有参考时钟以及使用由PLL从输入数据恢复的时钟信号的情况下实施收发器100。在重传之前，通过线路接收PLL路径过滤从主机接口恢复的时钟。在消除参考的同时，这还允许独立控制主机上的抖动容限和通过该线路的抖动传输。在某些实施例中，在传输之前处理输入数据。例如，数据处理可以包括数据缓冲、校准来自多个通信通道的输入数据、前向纠错(“FEC”)等。例如，数据首先由模拟前端(AFE)接收，模拟前端准备输入，用于数字处理。收发器的数字部分(例如，DSP)在数字域中提供各种功能，例如，歪斜管理、均衡、反射消除和/或其他功能。要理解的是，通过PLL路径过滤恢复的时钟，可以提供很多益处，因为这允许系统多次独立地过滤(例如，通过RX PLL和/或TX PLL)恢复的时钟，并且消除参考时钟缓冲器，从而节省功率和成本。

由数据频率表征输入数据，该数据频率可以通过扫描预定频率范围来确定。例如，收发器被配置为通过扫过预定频率范围，在预定频率范围内以不同频率执行数据采样，并且基于最大早峰值频率和最大晚峰值频率确定用于采样数据的目标频率来获取采样频率。还有其他实施例。

在某些实施例中，收发器100被配置为检测信号丢失。例如，输入数据流被采样，并且相应地从接收器生成恢复的时钟信号。然后，将恢复的时钟传输给发送器，用于信号再生。通过窄带传输PLL生成比恢复的时钟信号更高频率的输出时钟信号。将所恢复的时钟信号的频率与输出时钟信号的分频进行比较。如果在恢复的时钟信号与输出时钟信号之间的差值大于阈值错误电平，则提供信号丢失的指示。还有其他实施例。

图2A是示出具有多个数据通道的收发器系统的简化图。该图仅是示例，不应不适当地限制权利要求的范围。本领域的技术人员会认识到很多变形、替换以及修改。收发器200包括EQ-VGA模块201和202。例如，EQ-VGA模块201集成均衡器(“EQ”)和电压增益放大器(“VGA”)。要理解的是，通过使用集成的EQ-VGA模块提高功耗和效率。此外，通过在均衡器和VGA之间减少互连和接线，减少了在系统接通电源时的总谐波失真(THD)。

在某些实施例中，连续时间线性均衡(CTLE)被用于处理输入数据流并根据需要提供偏移校正。例如，用于接收输入数据信号的CTLE模块被设置为隔离模式，并且一个或多个感测放大器在隔离模式期间异步地执行数据采样。在隔离模式期间，关闭不直接连接到感测放大器的CLTE。在隔离模式期间采样的数据用于确定稍后在SERDES系统的正常操作中使用的偏移值。还有其他实施例。

图2B是示出根据本实用新型的实施例的集成EQ-VGA模块的简化图。该图仅是示例，不应不适当地限制权利要求的范围。本领域的技术人员会认识到很多变化、替换以及修改。如图2B中所示，接收输入电压vinp和vinn作为一对，并且输入电压分别被提供给输入晶体管P₁和P₂。在执行均衡和电压增益之后提供输出电压对voutp和voutn。根据各种实施例，VGA的特征在于在0.1dB步长中的至少12dB的增益范围和至少13GHz的带宽。例如，高达8dB的高频增益提升增加了在高损耗通道中的信号能量。集成的VGA和均衡器实现至少41.7dB的信噪比(SNR)和至少36dB总增益的THD，提高和处理具有满量程输出的拐角(corner)。EQ-VGA使用跨导(gm)-升高的源极退化，这通过由N1-N3-N7和N2-N6-N8生成的相应回路减小晶体管P1和P2的非线性栅极-源极电压(v_gs)变化。要理解的是，通过在N3-N5和N4-N6上经由v_ds偏置差分调制镜像跨导增益，来实现可编程增益。

现在，返回参考图2A，EQ-VGA模块201和202驱动跟踪和保持(“T/H”)电路。在一个实施例中，EQ-VGA模块执行粗均衡(coarse equalization)以减小ADC 207的动态范围要求。在特定的实施例中，每个EQ-VGA模块驱动四个T/H开关。例如，EQ-VGA模块201驱动顶部的四个T/H开关，并且EQ-VGA驱动底部的四个T/H开关。根据特定的实施方式，T/H开关可以被配置为以各种频率操作。例如，对于28Gb/s数据通信，每个T/H开关以3.5GS/s操作。由T/H开关保持的数据存储在样本和保持(SH)缓冲器206处。在图2A中，SH缓冲器206包括对应于8个T/H开关的8个缓冲单元，其存储T/H开关保持的数据。SH缓冲器206连接到DAC(例如，DAC 205)，该DAC使用基于前馈的负g_ds技术并且优于简单的源极跟随器，以优化在低电源电压下的信噪比性能和线性度。在各种实施例中，重复电路控制在缓冲器中的负g_ds以通过过程、电压和温度确保恒定的增益。32个(每个通道4个)子ADC中的每个是以预定频率(例如，对于28Gb/s通信链路的7G Hz)计时的逐次逼近寄存器(SAR)核心。要理解的是，独立参考缓冲器最小化在通道之间的非线性和信号相关的噪声耦合。

现在，返回参考图1。如图所示，系统100包括用于数据处理的DSP模块。图3是示出根据本实用新型实施例的DSP模块的简化图。该图仅是示例，不应不适当地限制权利要求的范围。本领域的技术人员会认识到很多变化、替换以及修改。如图所示，数字信号处理(DSP)模块302耦合到模拟模块301。除其他部件之外，模拟模块301包括PLL模块和模拟前端(AFE)模块。在各种实施例中，PLL模块从接收的数据恢复时钟信号。AFE模块提供信号调节。如图3所示，AFE模块耦合到DSP模块302，该DSP模块302执行用于模拟前端的偏移、增益、定时偏斜估计和校正的校准。例如，使用包络检测器来估计32个交错信道的增益。通过调整使每个ADC部分(slice)的范围最大化的相关联的参考电压来补偿增益失配。在数字域中进一步校正残余增益误差。通过计算在对应于每个信号路径的前馈均衡(FFE)的输出处的限幅器误差的平均值，来在数字上估计每个交错信道的偏移。根据特定的实施方式，ADC的动态范围可以配置为偏移校正的权衡，以在信号路径中避免会降低带宽的DAC。例如，通过使用PAM输入信号的相关属性，来在数字上估计定时失配。例如，将数字控制反馈给小延迟单元，这些小延迟单元以大约100fs的分辨率改变8个T/H时钟的采样相位。要理解的是，与模拟模块301协同工作的DSP模块302可以提供实质性的性能改进。例如，曲线图303提供了NRZ抖动容限。更具体地，绘图线(plot line)305示出了具有15dB背板的NRZ的性能，绘图线306示出了具有甚短距离(VSR)掩模的性能。VSR掩模绘图304提供整个前端的SNDR和来自定时校准的影响。更具体地，绘图线308示出了来自300fs RMS的RJ设置的SNR，绘图线307示出了去除了300fs RJ的打开定时CAL的设置的性能，绘图线309示出了打开定时校准的性能，并且绘图线310示出了关闭定时校准的性能。

在某些实施例中，DSP模块使用管理数据输入/输出(MDIO)来提供串行数据通信，其包括管理数据I/O、数据通信以及设备配置。例如，通过MDIO传送与偏斜管理、反射消除以及由接收系统测量的各种信号特征相关的信息。

在各种实施例中，DSP模块302使用一组并行FFE，用于信道均衡。并行因子选择为子ADC通道数的多倍，以最小化功耗。在不同AFE路径之间的带宽失配通过FFE薄片的独立自适应来补偿。DSP模块302还包括自适应PAM4判定反馈均衡器(DFE)。反馈抽头被限制为一个抽头，以减少误差传播的影响。在各种实施例中，DSP模块302执行反射消除，以减少噪声。例如，在2015年1月14日提交的题为“PAM DATA COMMUNICATION WITH REFLECTION CANCELLATION”的美国专利申请第14/597,120号中描述了反射消除技术。

根据各种实施例，波特率时钟恢复技术基于Mueller-Muller定时恢复方案并且涉及直接在ADC输出处获取输入，从而消除与FFE-DFE自适应的交互问题，同时提供低延时时钟恢复路径。在绘图303中针对VSR掩模，示出了NRZ调制的测量的抖动容限绘图。通过利用无参考HOST VSR链路，可以使时钟恢复方案真正无参考。在ADC采样之前，过滤恢复的时钟。根据实施方式，通过消除对参考时钟的需要并且仅使用从输入数据恢复的时钟信号，可以减少功耗和芯片面积。例如，在2015年4月8日提交的题为“DATA RATE PROGRAMMING USING SOURCE DECENERATED CTLE”的美国专利申请第14/681,989号中描述了没有参考时钟信号的数据速率程序。

在驱动级处，使用共模逻辑(CML)配置。图4A是示出根据本实用新型的实施例的驱动器的简化图。该图仅是示例，不应不适当地限制权利要求的范围。本领域的技术人员会认识到很多变化、替换以及修改。在各种实施例中，线路发送器被配置为两个PAM或四个NRZ链路。利用四个NRZ链路，系统为在光域中生成PAM-4的分段调制器提供支持。如图4A所示，驱动器的CML实施方式在最后阶段配置有并联峰化。例如，驱动器提供高达1.4Vpp的摆幅电平，并且包含独立控制MSB和LSB路径的3抽头有限脉冲响应(FIR)滤波器。MSB与LSB的比率也可以改变，用于提供对PAM-4眼的补偿，这在PAM发送器与光学驱动器接合的应用中是有用的。例如，执行眼睛调制，以补偿在数据传输期间发生的失真并且均衡在不同眼睛水平之间的信噪比水平。

在某些实施方式中，在PAM通信系统的传输侧执行眼睛调制，以补偿失真和非线性并生成输出波形。通过使用α参数执行对称调制和使用β参数进行非对称调制来调整在眼睛水平之间的间隔。校正模块测量输出波形并将反馈信号发送给控制模块，以调整α参数和β参数。还有其他实施例。

在各种实施例中，根据本实用新型的实施例的收发器系统提供在NRZ模式中自动归零电气和逻辑偏斜的偏斜控制机制。另外，系统可以预先补偿在下游发生的偏斜(例如，小于1UI)。图4B是示出根据本实用新型的实施例的偏斜管理系统的简化图。该图仅是示例，不应不适当地限制权利要求的范围。本领域的技术人员会认识到很多变化、替换以及修改。例如，模拟相位检测器感测偏斜，并且有限状态机(FSM)通过调节在PLL电荷泵中的偏移来校正偏斜。驱动该偏移电流的Δ-Σ调制器提供了对PLL相位(分辨率<100fs)的非常精细的控制。FSM还校准回路，以便能够引入所需的偏斜并在操作条件下维持该偏斜。在实际实施方式中，由偏移Δ-Σ引入的噪声基本上可以忽略。在示例性实施方式中，整个系统由于失配而显示小于+/-0.5ps峰值-峰值的模拟3σ误差。

根据各种实施例，由偏斜管理模块执行偏斜管理功能。偏斜管理模块基于两个通信通道的输出测试模式生成控制电流。控制电流整合并通过比较器与参考电压进行比较，比较器产生模拟偏移信号(analog offset signal)。一个通信通道的PLL生成经校正的时钟信号，使用模拟偏移信号来调整该校正的时钟信号以去除或调整在通信通道之间的偏斜。校正的时钟信号用于输出数据。

如上所述，PLL用于提供时钟信号。图5是示出根据本实用新型实施例的分数PLL的简化图。该图仅是示例，不应不适当地限制权利要求的范围。本领域的技术人员会认识到很多变化、替换以及修改。例如，分数NPLL为TX和RX路径提供所需的时钟。在一个实施方式中，压控振荡器(VCO)是基于电感器的、具有双调谐路径(9.9至15.5GHz)。放大器和RC滤波器形成驱动V_{ctrl_fast}接近目标电压的慢路径。要理解的是，该实施方式提供了许多优点。分数PLL使电荷泵余量和线性最大化，并且其在调谐范围上稳定快速回路K_vco，跟踪温度并且减小回路滤波器尺寸。在各种实施方式中，多模(MM)分频器(multi-modulus divider)基于Vaucher的扩展范围拓扑，使得跨越阶段边界的跃迁能够顺利地克服在原始拓扑中的关键限制。要理解的是，在示例性实施方式中，在图5中所示的分数DLL可以具有在1KHz-100MHz的频带中的TX输出上的182fs的低集成RMS抖动的特征。

对于数据通信，通常需要定时相位。在各种实施例中，延迟锁定环(DLL)用于生成定时相位。图6A是示出根据本实用新型的实施例的生成不同相位的延迟锁相环的简化图。该图仅是示例，不应不适当地限制权利要求的范围。本领域的技术人员会认识到很多变化、替换以及修改。如图6A所示，DLL从PLL的7GHz时钟中为ADC生成定时相位。静态相位偏移(SPO)在DLL中通常是一个挑战。差分正交相位检测器实现低SPO的目标，允许在ADC时钟中具有健全的定时余裕并且容易启动DSP引擎。

在各种实施例中，相位插值器(phase-interpolator)结合延迟锁定环(DLL)和SR锁存器来实现，其中，由SR锁存器使用DLL的一个或多个输出。另外，这种技术可以用于各种应用，例如，网络和/或计算机存储系统、计算机服务器、手持计算设备、便携式计算设备、计算机系统、网络家电和/或开关、路由器以及网关等。

另外，本实用新型的实施例还提供电源噪声管理。图6B是示出根据本实用新型的实施例的调节器的简化图。该图仅是示例，不应不适当地限制权利要求的范围。本领域的技术人员会认识到很多变化、替换以及修改。要理解的是，电源噪声管理是高性能通信链路的重要方面。电源抑制比(PSRR)和调节器的随机噪声都会影响模拟前端的总SNR。在图6B所示的调节器拓扑使用前馈注入。调谐注入频率，以衰减外部开关调节器噪声，这通常可以发生在PLL拐角频率周围。这种衰减允许减少板载过滤要求(on-board filtering requirement)。此外，在误差放大器中采用源极退化，以进一步减小1/f噪声贡献。

根据特定的实施方式，可以使用各种类型的制造工艺制造根据本实用新型的实施例的收发器系统。例如，可以使用28nm CMOS逻辑工艺来制造收发器系统。在特定的实施方式中，收发器系统(例如，图1中的收发器系统100)消耗来自1.2V和0.9V电源的约2.4W的功率，具有旁路的FEC。还有其他实施例。