本实用新型属于图像处理技术领域，尤其涉及一种图像处理系统。
背景技术：
随着无人机、倒车影像、机器视觉等市场的迅速发展，图像处理技术的重要性不言而喻。目前，传统的图像处理技术是基于为专门目的而设计的集成电路(Application Specific Integrated Circuit，ASIC)实现的。其中，ASIC指的是特殊应用集成电路，其主要是针对某一固定算法或应用而专门设计的特殊规格的逻辑IC，并且如果算法固定并且成熟，就可以进行ASIC定制，从而使产品功耗更小、处理速度更快、可靠性更高。
然而，由于在实际应用中ASIC定制周期长、成本高，并且在设计完成后修改和移植性比较差，因此，基于ASIC实现的图像处理技术，存在因ASIC灵活性低的特点导致用其构建的图像采集和处理系统缺乏足够的通用性的问题。
故，有必要提供一种技术方案，以解决上述技术问题。
技术实现要素：
本实用新型的目的在于提供一种图像处理系统，旨在解决现有图像处理技术所存在的因ASIC灵活性低的特点导致用其构建的图像采集和处理系统缺乏足够的通用性的问题。
本实用新型是这样实现的，一种图像处理系统，所述图像处理系统包括：
多个图像传感器、FPGA芯片、显示器、第一存储器、第二存储器、电源管理芯片以及JTAG接口；
所述图像传感器的输出端与所述FPGA芯片的第一输入端连接，所述第一存储器的输出端与所述FPGA芯片的第二输入端连接，所述第二存储器的输出端与所述FPGA芯片的第三输入端连接，所述FPGA芯片的输出端与所述显示器的输入端连接，所述第一存储器的第一输入端与所述电源管理芯片的输出端连接，所述第一存储器的第二输入端与所述JTAG接口的第一输出端连接，所述JTAG接口的第二输出端与所述第二存储器的输入端连接，所述JTAG接口的输入端与外部下载器连接；
所述电源管理芯片为所述第一存储器提供供电电压；所述JTAG接口通过所述外部下载器下载所述FPGA芯片的应用程序，并将所述应用程序存储至所述第一存储器或所述第二存储器；所述第二存储器在所述图像处理系统启动时，将所述应用程序加载至所述FPGA芯片；所述图像传感器采集图像信息，并将所述图像信息发送至所述FPGA芯片；所述FPGA芯片对所述图像信息进行解码处理以生成图像，对所述图像进行缩放和拼接处理后发送至所述第一存储器进行缓存，并从所述第一存储器中读取经过缩放和拼接处理后的图像，以发送至所述显示器进行显示。
在本实用新型中，通过采用包括图像传感器、FPGA芯片、显示器、第一存储器、第二存储器、电源管理芯片及JTAG接口的图像处理系统，使得电源管理芯片为第一存储器提供供电电压，JTAG接口通过外部下载器下载FPGA芯片的应用程序，并将应用程序存储至第一存储器或第二存储器，第二存储器在图像处理系统启动时，将应用程序加载至FPGA芯片，图像传感器采集图像信息，并将图像信息发送至FPGA芯片，FPGA芯片对图像信息进行解码处理以生成图像，对图像进行缩放和拼接处理后发送至第一存储器进行缓存，并从第一存储器中读取经过缩放和拼接处理后的图像，以发送至显示器进行显示，使得本实用新型提供的图像处理系统灵活性增强，通用性提高，进而解决了现有图像处理技术所存在的因ASIC灵活性低的特点导致用其构建的图像采集和处理系统缺乏足够的通用性的问题。
附图说明
图1是本实用新型一实施例所提供的图像处理系统的模块结构示意图。
具体实施方式
为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。
以下结合具体附图对本实用新型的实现进行详细的描述：
图1示出了本实用新型一实施例所提供的图像处理系统10的模块结构，为了便于说明，仅示出了与本实施例相关的部分，详述如下：
如图1所示，本实用新型实施例所提供的图像处理系统10包括：多个图像传感器100(图中以四个为例进行说明)、FPGA芯片101、显示器102、第一存储器103、第二存储器104、电源管理芯片105以及JTAG接口106。
其中，图像传感器100的输出端与FPGA芯片101的第一输入端连接，第一存储器103的输出端与FPGA芯片101的第二输入端连接，第二存储器104的输出端与FPGA芯片101的第三输入端连接，FPGA芯片101的输出端与显示器102的输入端连接，第一存储器103的第一输入端与电源管理芯片105的输出端连接，第一存储器103的第二输入端与JTAG接口106的第一输出端连接，JTAG接口106的第二输出端与第二存储器104的输入端连接，JTAG接口106的输入端与外部下载器(图中未示出)连接。
具体的，电源管理芯片105为第一存储器103提供供电电压；JTAG接口106通过外部下载器下载FPGA芯片101的应用程序，并将应用程序存储至第一存储器103或第二存储器104；第二存储器104在图像处理系统10启动时，将应用程序加载至FPGA芯片101；图像传感器100采集图像信息，并将图像信息发送至FPGA芯片101；FPGA芯片101对图像信息进行解码处理以生成图像，对图像进行缩放和拼接处理后发送至第一存储器103进行缓存，并从第一存储器103中读取经过缩放和拼接处理后的图像，以发送至显示器102进行显示。
具体实施时，图像传感器100与FPGA芯片101之间、FPGA芯片101与显示器102之间均采用MIPI接口方式连接。也就是说，当图像传感器100采集到图像信息后，图像传感器100通过MIPI协议将图像信息发送至FPGA芯片101，以便于FPGA芯片101对该图像信息进行解码处理，以生成多帧图像。
进一步的，当FPGA芯片101根据图像传感器100发送的图像信息生成多帧图像后，FPGA芯片101内嵌的数字信号处理(Digital Signal Processing，DSP)对图像进行运算处理，该运算处理包括但不限于放大、缩小、拼接等处理的一种或者多种。
在FPGA芯片101对生成的多帧图像进行运算处理后，FPGA芯片101将该运算处理后的图像存储到第一存储器103中，以进行缓存，并在需要对该运算处理后的图像进行显示时，将该运算处理后的图像从第一存储器103中读出，并通过MIPI协议将该运算处理后的图像发送至显示器102，以便于显示器102对该运算处理后的图像进行显示。
需要说明的是，在本实用新型实施例中，本实施例提供的图像处理系统10中的显示器102可以由一个大屏幕显示器实现，也可以由多个小屏幕显示器拼接实现，图1中仅仅是以一个为例进行说明，此处并不做具体限制；此外，JTAG接口106可采用标准接口实现，其与PC端的下载器直接相连，通过PC端的下载器下载FPGA芯片101所需的应用程序至第一存储器103或第二存储器104的同时，还支持仿真调试功能。
进一步的，作为本实用新型一优选实施方式，FPGA芯片101的型号为GW2A-18k。
其中，在本实用新型实施例中，FPGA芯片101指的是现场可编程门阵列(Field－Programmable Gate Array，FPGA)芯片，并且该现场可编程门阵列芯片优先采用型号为GW2A-18k的芯片实现。
在本实施例中，由于型号为GW2A-18k的FPGA芯片101运算能力强，实时性好，且容量大，因此，采用该FPGA芯片101进行图像处理的图像处理系统100具有实时性强、处理能力高，且核心芯片国产化等优点；此外，型号为GW2A-18k的FPGA芯片101因其采用BGA256封装，输入输出接口数量多，且支持多路输入输出的优点，使得采用该FPGA芯片101的图像处理系统10具有扩展性好、应用灵活、电路稳定以及集成简单等特点，同时降低了该图像处理系统10的成本，缩短了图像处理系统10的设计周期，进而使得该图像处理系统10可广泛应用到无人机、倒车影像、行车记录仪等领域中。
进一步的，作为本实用新型一优选实施方式，第一存储器103为DDR3内存芯片。
其中，在本实用新型实施例中，第一存储器103为DDR3内存芯片指的是第一存储器103可采用现有的DDR3内存电路实现，该DDR3内存电路包括DDR3内存颗粒和外围器件，该外围器件包括但不限于电阻、电容等，而该DDR3内存电路的具体结构可参考现有技术，此处不再赘述。
在本实施例中，采用DDR3内存芯片作为第一存储器103，可有效提高本实用新型提供的图像处理系统10的通用性，并且降低了该图像处理系统10的功耗。
进一步的，作为本实用新型一优选实施方式，DDR3内存芯片的型号为MT41J128M16。
需要说明的是，在本实用新型实施例中，作为第一存储器103的DDR3内存芯片可采用镁光公司型号为MT41J128M16的DDR3内存芯片实现，该DDR3内存芯片的容量为2Gbit，该MT41J128M16的DDR3内存芯片作为图像处理系统10的临时存储，在图像运算、处理和显示时可有效实现信息缓存。
在本实施例中，采用MT41J128M16的DDR3内存芯片作为FPGA芯片101进行图像实时处理的缓存，可使得FPGA芯片101在图像处理过程中对数据进行可靠的保存，也可以提高FPGA芯片101在图像处理过程中的速度。
进一步的，作为本实用新型一优选实施方式，第二存储器104为固态存储器与动画编辑器芯片。优选的，该固态存储器与动画编辑器芯片的型号为W25Q64DW。
其中，在本实用新型实施例中，第二存储器104为固态存储器与动画编辑器芯片指的是第二存储器104可采用现有的Flash存储电路实现，该Flash存储电路包括Flash芯片和外围器件，该外围器件包括但不限于电容、电阻元件等，而该Flash存储电路的具体结构可参考现有技术，此处不再赘述。
进一步的，具体实施时，该固态存储器与动画编辑器芯片可采用型号为W25Q64DW的Flash芯片实现，该型号为W25Q64DW的Flash芯片容量为64Mbit，可存储FPGA芯片101工作所需的应用程序，并在图像处理系统10启动时，将该应用程序加载到FPGA芯片101中。
在本实施例中，采用型号为W25Q64DW的Flash芯片作为第二存储器103，使得该Flash芯片可存储FPGA芯片101工作时所需的应用程序，进而无需在FPGA芯片101中增加存储器，以存储该应用程序，有效降低了FPGA芯片101的设计难度，并可减小FPGA芯片101的体积。
进一步的，作为本实用新型一优选实施方式，图像传感器100是型号为OV5640的图像传感器模组。
其中，在本实用新型实施例中，该型号为OV5640的图像传感器模组最高支持500万像素的拍照功能和720P、30fps高清录像，即该型号为OV5640的图像传感器模组的分辨率为1280*720，且每秒30帧画面。
进一步的，作为本实用新型一优选实施方式，显示器102的型号为TXD550。
其中，在本实用新型实施例中，该型号为TXD550的显示器支持1080p显示，其作为图像处理系统10的图像输出单元，可对经过FPGA芯片101处理的图像进行实时显示。
进一步的，作为本实用新型一优选实施方式，其特征在于，电源管理芯片105的型号为TPS51200DRCR。
其中，在本实用新型实施例中，采用型号为TPS51200DRCR的芯片作为电源管理芯片指的是，在具体实施过程中，可采用包括型号为TPS51200DRCR的电源管理芯片和外围器件的内存电源管理电路实现，该外围器件包括但不限于电阻、电容等元器件，并且该内存电源管理电路的具体结构可参考现有技术，此处不再赘述。
具体的，型号为TPS51200DRCR的电源管理芯片可产生0.75V的端接电压和参考电压，以为第一存储器103供电并实施管理。
在本实施例中，采用TPS51200DRCR的电源管理芯片向第一存储器103供电，可保证第一存储器103可靠工作，以便于第一存储器103作为FPGA芯片101进行图像实时处理的缓存，从而提高了图像处理系统10的实时性。
在本实用新型中，通过采用包括图像传感器、FPGA芯片、显示器、第一存储器、第二存储器、电源管理芯片及JTAG接口的图像处理系统，使得电源管理芯片为第一存储器提供供电电压，JTAG接口通过外部下载器下载FPGA芯片的应用程序，并将应用程序存储至第一存储器或第二存储器，第二存储器在图像处理系统启动时，将应用程序加载至FPGA芯片，图像传感器采集图像信息，并将图像信息发送至FPGA芯片，FPGA芯片对图像信息进行解码处理以生成图像，对图像进行缩放和拼接处理后发送至第一存储器进行缓存，并从第一存储器中读取经过缩放和拼接处理后的图像，以发送至显示器进行显示，使得本实用新型提供的图像处理系统灵活性增强，通用性提高，进而解决了现有图像处理技术所存在的因ASIC灵活性低的特点导致用其构建的图像采集和处理系统缺乏足够的通用性的问题。
以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。