技术特征：
1.一种基带信号处理板，其特征在于：它包括第一fpga、第二fpga、下行接收通道、上行发送通道、时钟模块、外部参考时钟、本地时钟、dds模块、话音模块和电源模块；所述第一fpga和第二fpga相互连接；所述下行接收通道通过串行/解串器接口与所述第一fpga相互连接，所述上行发送通道通过串行/解串器接口与所述第二fpga相互连接；所述第二fpga的输出端与所述dds模块和话音模块的输入端连接；所述本地时钟和外部参考时钟的输出端与所述时钟模块的输入端连接，所述时钟模块的输出端与所述下行接收通道、上行发送通道、第一fpga和第二fpga的时钟信号输入端连接；所述电源模块的供电输出端与所述下行接收通道、上行发送通道、第一fpga和第二fpga的供电输入端连接。2.根据权利要求1所述的一种基带信号处理板，其特征在于：所述下行接收通道包括8个单通道的ad芯片，每个ad芯片通过串行/解串器接口与所述第一fpga相互连接；所述上行发送通道包括4个双通道的da芯片，每个da芯片通过串行/解串器接口与所述第二fpga相互连接。3.根据权利要求2所述的一种基带信号处理板，其特征在于：所述时钟模块包括模拟时钟单元和数字时钟单元；所述时钟模块和外部参考时钟的输出端与所述模拟时钟单元的输入端连接，模拟时钟单元的时钟信号输出端与所述下行接收通道、上行发送通道、第一fpga和第二fpga的时钟信号输入端连接；所述数字时钟单元的时钟信号输出端与第一fpga和第二fpga的时钟信号输入端连接。4.根据权利要求3所述的一种基带信号处理板，其特征在于：所述模拟时钟单元包括时钟选择器、时钟分配器、时钟调节器、宽带合成器组件以及时钟缓冲器组件；所述外部参考时钟和本地时钟的输出端与所述时钟选择器的输入端连接，时钟选择器的输出端与时钟分配器的输入端连接；时钟分配器的输出端与时钟调节器的输入端连接，并输出两路100mhz时钟信号；所述时钟调节器的输出端分别与宽带合成器组件和时钟缓冲器组件的输入端连接；宽带合成器组件的时钟信号输出端与下行接收通道和上行发送通道的时钟信号输入端连接；所述时钟缓冲器组件的时钟信号输出端与第一fpga和第二fpga的时钟信号输入端连接；所述时钟调节器的输出端还与第一fpga的输入端连接。5.根据权利要求4所述的一种基带信号处理板，其特征在于：所述宽带合成器组件包括6个宽带合成器，每个宽带合成器的时钟信号输出端与两个ad芯片或者da芯片的时钟信号输入端连接；所述时钟缓冲器组件包括4个时钟缓冲器，每两个时钟缓冲器的时钟信号输出端与第一fpga或者第二fpga的时钟信号输入端连接。6.根据权利要求3所述的一种基带信号处理板，其特征在于：所述数字时钟单元包括时钟发生器和两个时钟缓冲器，数字时钟单元输出两路时钟信号到两个时钟缓冲器，两个时钟缓冲器的时钟信号输出端均与第一fpga和第二fpga的时钟信号输入端连接。7.根据权利要求2所述的一种基带信号处理板，其特征在于：所述电源模块包括12v电源、多个降压调节器和多个低压差稳压器；所述12v电源的输出端与多个降压调节器的输入端连接，其中一个降压调节器通过一个低压差稳压器与一个ad芯片或者da芯片连接，剩余降压调节器的输出端输出不同电压与第一fpga和第二fpga的供电输入端连接。8.根据权利要求2所述的一种基带信号处理板，其特征在于：还包括与第二fpga连接的lvttl接口、lvds接口、串行/解串器接口、以太网接口、光纤接口、gps接口和jtag调试接口。
技术总结
本实用新型涉及一种基带信号处理板，它包括两片FPGA、下行接收通道、上行发送通道、时钟模块、DDS模块、和电源模块；两片FPGA相互连接；下行接收通道和上行发送通道与两片FPGA相接；其中一个FPGA的输出端与DDS模块的输入端连接；时钟模块的输出端与所述下行接收通道、上行发送通道、两片FPGA的输入端连接；电源模块的供电输出端与所述下行接收通道、上行发送通道、两片FPGA的供电输入端连接。本实用新型RapidIO，PCIE，光纤，LVDS等专用高速接口以及千兆以太网，RS422和GPS等常规通用接口既能够适用于专用协议的高速数据传输，也能够适用于外部通用设备的数据交互。外部通用设备的数据交互。外部通用设备的数据交互。
技术研发人员：吴东 荣彬杰
受保护的技术使用者：成都普诺科技有限公司
技术研发日：2022.05.11
技术公布日：2022/8/26