专利名称：包交换机及所用输入转换器部件的制作方法
技术领域：
本发明涉及一种如权利要求1的前序中所述的交换机，它具有一些输入线，在所述输入线上有一些属于不同呼叫的等长度的包，以任意的顺序到达，本发明还涉及一种所用的输入转换器部件。
在将来，不再打算使用时分多路传输来传输声音、文本、图象和数据，因为考虑到各种各样的业务，这一技术不够灵活，而要使用快速的包交换技术。
通常，包交换使用虚拟电路，即在每一呼叫开始时，确定一个通路，但不将它建立起来，此通路的每一链路也可指派给其他连接。然后，借助于每一数据包的链路建立起通路的连接，最后又将其消除。在此过程中可能发生冲突，结果可能导致包丢失。
减少数据包的丢失的熟知方法是设置缓冲器和优先权逻辑，也曾建议设置通信量测定装置。所有这些必须出现在每一交换级中，在大多数场合下，每一根输入线要有一个这种设备。
本发明的目的是降低包交换机中交换网络的成本和复杂性。
此目的是通过本发明的以下特征来达到，即所述包换机包括一些输入转换器部件，每一所述转换器部件记录下进入的一些包，以形成一数据流，在此数据流中，属于一给定呼叫的那些包的积聚(猝发)得到解离。
权利要求4陈述了一种适用于上述包交换机的输入转换器部件。在权利要求2和3以及5至8中给出了进一步的优点。
根据本发明，输入的包数据流被转换成同步的时分多路传输(TDM)数据流，其中，时隙和各别呼叫是相互关联的。转接最好是以同步的时分多路传输来完成。但是，即使应用异步转接技术，使用根据本发明的输入转换器部件也是有利的，因为这些部件可平滑数据流，并从而降低技术上的复杂性，特别是减少缓冲器的数目。
现将参照附图
阐述本发明的一个实施例。
附图示出了一个根据本发明的输入转换器部件。
为简单起见，输入转换器部件是按犹如包(图中的g)的所有位被并行处理那样来描述的。
如果，如同将来所期望的那样，一个包由约40个8位字节(即约320位)所组成，并行处理事实上是不可能的。然而，对于所属技术领域内的专业人员来说，串行地去处理全部或部分数据流是不成问题的。还有，略去了几乎所有必需的时钟信号和读写脉冲，因为所属技术领域内的专业人员对它们是很熟悉的。不用一个包接着另一个包地串行输出位或8位字节的方法，而是将输出帧划分成许多子帧，并且，例如，先串行输出所有包的第一个8位字节，再输出所有包的第二个8位字节等等。进一步的详情可参阅专利申请P3742939.6和P3742941.8(内部参考文件H.WeikI和G.Eilenberger等1-3-1)，这两个专利申请在本发明申请递交日期以前还未公开。
图示的输入转换器部件具有一个包存储器10、一个控制单元21…26和一个缓冲器30。控制单元包含一个输入表21、一个输入计数器22、一个分配存储器23、一个输出计数器24、一个输出表25和一个分配电路26。包存储器10被设计成能暂存尽可能多必须完成转换的包。异步数据流转换成同步数据流还使数据流得到平滑。所需电路的数量取决于为了继续得到补偿允许输入数据流不规则的程度。这应该由系统的操作员遵照国内或国际的标准，来作出某些规定。在此领域内的标准化仍在进行中。现时，包数据流具有125微秒帧长的帧结构是很肯定的。于是，每帧将发送出70个包，每包含有约40个8位字节。在连接建立期间对所需容量必须作出某些规定也是很肯定的。这可通过规定出在给定帧数内的最大包数来达到。也可能需要规定出一个平均数。容量的规定应总是与时间周期相关联，此时间周期等于一帧或多帧的长度。
但即使不从外部预先确定帧结构，输入转换器部件也能形成一帧，并将数据流平滑。
包存储器10应至少大到能暂存包含在一帧内的那些包。如果必须规定一帧内的最大包数，则暂存一帧已足够。如果必须规定在一较长时间周期内的最大数或平均数，则包存储器应相应地增大，例如，2或4全帧的存储器。将包存储器设计成一帧的整数倍并非绝对必要。如果假定输入线的容量只是部分地被利用，则在设计包存储器10时就能考虑这一点。
到达输入转换器部件输入端E处的那些包被顺序地写入包存储器10。为此，输入计数器22连续地计数包存储器10的存储单元的地址。不带有要传送的信息的那些包，例如，空包、同步包和专门指定供分配电路26用的控制包，是不被存储的。所以，输入表21评估包含在包内的首标，并无论何时，一有新包应被写入就使输入计数器22前进。
输入表21用包首标来进行识别，这些首标呼叫各自所属的包。每一呼叫指派有一个呼叫号。呼叫号从输入表21进入分配存储器23。同时，输入计数器22给分配存储器23指定包存储器的当前地址。于是分配存储器23存储包存储器10中存有给定呼叫所属包的存储单元的地址。
分配存储器23最好包含有多个带有辅助计数器的先进先出(FIFO)存储器。每一呼叫指派有一个带有辅助计数器的FIFO存储器。为了将一个包写入包存储器10，通过由输入表21指示的呼叫号选出相关的FIFO存储器而欲用存储单元的地址被写入FIFO存储器内。这样，每一FIFO存储器顺序地存有那些存储单元的地址，在那些存储单元中存有同一呼叫所属的包。然后辅助计数器指出总共还存储有多少所属包。
分配存储器23中的FIFO存储器数必须等于最大可允许呼叫数。因为，根据本发明，输出线A上的时隙和各别呼叫是恒定地相互关联的，所以所需FIFO存储器的最大数目等于在输出线上的时隙数目。因为高速包交换的目的是要根据传输容量来实现较大的灵活性，所以必须假定呼叫的给定部分所需容量总是比一个时隙所包含的容量为大。实际上，提供比时隙数目少的FIFO存储器已足够了。一个FIFO存储器的存储单元数应取决于包存储器10的大小以及包到达输入端E处的不规则程度。如果包存储器10能存储约一帧，则对于每一个FIFO存储器来说，每一地址约有8个存储单元应已足够。在需要有较高容量的呼叫场合下，必须暂存更多的地址，但存储器会更快地再次空出来。
按下面的方式从包存储器10中读出这些包。
输出计数器24计数在输出线A上的时隙。为此，它由时钟信号T1来进行帧同步。並且对每一包由时钟信号T2来推进。输出计数器24访问输出表25，输出表25知道并选出分配存储器23中各自带有输出信道的FIFO存储器。这个FIFO存储器包含有包存储器10中存储单元的地址，包存储器10中保存有供选出时隙用的下一个包，然后将它读出。
如果在输出表25中包含用于两个或更多个时隙的同一个FIFO存储器号码，则这意味着这些时隙是指派给同一个呼叫的。
另一方面在输入表21中也可包含用于两个或更多个不同包的首标的同一个FIFO存储器号码。于是，同一时隙就指派给两个或更多个呼叫，如两个或更多个呼叫有着同一目的地，且只需一个小的容量，则这样做是合适的。
在输入表21和输出表25中的分配是由分配电路26来作出的。分配电路26借助于包含在输入数据流中的控制包，接受控制它的命令。
输入数据流并不总是包含有用信息。此外，为了利用更多可用的通路，输出数据流可以比输入数据流有着更大的容量。无论何时，只要包存储器10不再包含用于时隙的包，就必须输出一个空包。此空包可包含在一个单独的存储器内，或在包存储器10中不能为输入计数器22所达到的存储单元内。只要没有FIFO存储器被指派给时隙，或它的计数器指示它是空着的，就必须送出一个空包。空包的内容可以由硬件来实现，只要连接到那些用以识别一个包是空包的那些位就已足够，或将空包内容在例如通电或预定的时间间隔内写入包存储器10的一个存储单元内。
缓冲器30用来延迟输入数据流，以使得输入数据流被输入表21和输入计数器22适当地控制时才出现在包存储器10处。
权利要求
1.一种包交换机，它具有一些输入线，在所述输入线上有一些属于不同呼叫的等长度的包，以任意的顺序到达，其特征在于所述包交换机包括一些输入转换器部件，每一所述输入转换器部件记录下进入的一些包，以形成一数据流，在此数据流中，属于一给定呼叫的那些包的积聚(猝发)得到了解离。
2.一种如权利要求1中所述的包交换机，其特征在于每一所述输入转换器部件记录下所述进入的一些包，以形成时分多路传输信号，在所述信号内时隙和所述属于一给定呼叫的那些包是相互关联的。
3.一种如权利要求2中所述的包交换机，其特征在于所述包交换机包括时分多路传输交换装置，所述装置用于电路转接经转换后的输入数据流。
4.一种输入转换器部件，它插入权利要求2或3中所述包交换机的一根输入线中，其特征在于所述输入转换器部件包括一个存储器(10)和一个控制单元(21…26)，所有进入的一些包先在所述控制单元(21…26)的控制下写入所述存储器(10)，然后从所述存储器(10)中读出所述一些包，以形成时分多路传输信号，在所述信号内、时隙和属于一给定呼叫的所述包是相互关联的。
5.一种如权利要求4中所述的输入转换器部件，其特征在于指派给一个呼叫的所述时隙数目取决于在给定时间单位内发生在所述呼叫内的包的最大数目。
6.一种如权利要求4中所述的输入转换器部件，其特征在于指派给一呼叫的所述时隙数目取决于在一给定时间单位内发生在所述呼叫内的包的平均数目。
7.一种如权利要求5或6中所述的输入转换器部件，其特征在于所述时分多路传输信号的帧长度对所述给定时间单位之比是一整数。
8.一种如权利要求4至7的任一项中所述的输入转换器部件，其特征在于如果预定把两个或更多个呼叫的包给所述包交换机的同一输出，並且如果一个时隙的容量足够，则把所述两个或更多个呼叫的包指派给所述时隙。
全文摘要
为了减少数据包的损失，熟知的方法是设置缓冲器、优先权逻辑和传输量测量装置。但所有这些必须出现在每一转接级中，大部分场合下，每根输入线一个。本发明降低了交换网络中的这种复杂性。根据本发明，进入的包流被转换成同步的时分多路传输数据流，其中，时隙和各别呼叫相互关联。于是，交换可用同步的时分多路传输来完成。交换网络的结构较为简单，但尺寸要稍大。
文档编号H04L12/56GK1043415SQ8910892
公开日1990年6月27日 申请日期1989年12月1日 优先权日1988年12月2日
发明者迪特里希·鲍特勒, 斯蒂芬·瓦尔 申请人:阿尔卡塔尔公司