专利名称：Qam分量定时恢复系统的制作方法
技术领域：
本发明涉及可用于接收正交振幅调制(QAM)信号的诸如闭路式卫星电视接收机之类的数字信号接收机中的定时恢复系统。
在数字接收机中，要从含有数字数据(如图像和有关信息)的发射信号中恢复数据通常需要实现这样三个功能用于码元同步的定时恢复，载波恢复(频率解调)，以及均衡处理。定时恢复是使接收机时钟(时间基准)同步到发射机时钟的过程。这使接收信号可以在最佳时间点上采样，减少由于对接收码元值执行面向判决的处理而引起的限幅错误(Slicing error)的可能性。在一些接收机中，用几倍于发射机码元率的速率对接收信号进行采样。例如，一些接收机用两倍或四倍的发射机码元率对接收信号进行采样。无论怎样，接收机的采样时钟必需同步到发射机的码元时钟上。
载波恢复是将接收的RF(射频)信号在频率移至较低的频率后再移至基带，恢复实施调制的基带信息。均衡是为了补偿传输信道振动对接收信号的影响而进行的处理。具体地说，均衡用来清除由于传输信道振动而引起的码间干扰(ISI)。ISI使得一个码元的值受到它前面和后面的码元的值的影响而失真。这些和其他有关功能的情况在Lee和Messerschmitt的“数字通信”(Digital Communication,KluwerAcademic Press,Boston,MA,USA)中有详细的说明。
先有技术的接收机要求有一个相当稳定的采样时钟信号源，而且还要是能控的，以便能锁定到发射机码元时钟上。压控晶体振荡器(VCXO)被用作此功能。VCXO产生的时钟信号非常稳定，在一个比较窄的范围内是可控的，因此能锁定到发射机码元时钟上。然而，VCXO是一种模拟器件，不够经济，而且在使用期内容易漂移。此外，如果有必要接收来自具有不同码元时钟频率的不同发射机的信号(如欧洲卫星系统)，那就必需分别为每个发射机备有一个独立的VCXO，从而增大了接收机的成本。
在Knutson等人的美国专利申请No.721,780“数字信号处理器的定时恢复系统”(“Timing Recovery Sgstem for a Digital SigalProcessor”)中揭示了另一种定时恢复系统，用稍高于两倍的最高发射机码元率的固定频率对接收信号采样。采样得到的这些样点用一个内插器进行处理后形成一个与发射机码元率同步的时间内插样点序列。这些内插同步样点送至一个数字相位误差检测器。数字相位误差检测器的输出送至一个二阶环路滤波器。一个表示标称采样时间延迟的预定值加到环路滤波器的输出信号上。预定标称延迟与环路滤波器的输出信号合并在一起，控制一个数字式的受控延迟器，使它提供一个整数时钟延迟分量信号和一个小数时钟延迟分量信号。整数时钟延迟分量信号用来控制产生一个同步到发射机码元率上的采样时钟允许信号。这个采样时钟允许信号经分频后提供一个接收机码元时钟允许信号。小数时钟延迟分量信号加到内插器的控制输入端上，使得内插器产生的经采样的信号表示接收信号在所要求的采样时刻的值。
这种定时恢复系统可以用于承载通过QPSK调制到载波上的发射码元的系统。然而，这样的定时恢复系统在为QAM调制配置时就显得比较复杂和不经济。在信号点阵较为稠密的情况下，很难满足QAM信号的两个正交分量之间的容差要求。正交分量的误差导致它们之间的串扰，而这是不能用均衡器来消除或减小的。因此，希望能开发出一种既简单又经济的能对具有不同码元率的QAM信号进行处理的定时恢复系统。
按照本发明的原理，接收机用来接收所发射的表示相继各码元的由同相(I)分量和正交(Q)分量构成的正交振幅调制(QAM)信号。在这种接收机中，定时恢复系统有一个以固定频率产生表示QAM信号的一系列样点的样本源。处理电路的第一支路用来处理I分量，它包括一个与样本源连接、将QAM的I分量解调到基带的第一解调器和一个与第一解调器连接、根据控制信号产生在与发射码元同步的时间取得的I分量样点的第一内插器。处理电路的第二支路用来处理Q分量，它包括一个也是与样本源连接，但将QAM的Q分量解调到基带的第二解调器和一个与第二解调器连接、根据控制信号产生在与发射码元同步的时间取得的Q分量样点的第二内插器。有一个相位误差检测器与第一和第二内插器连接，用来检测来自第一和第二内插器的I和Q分量的样点的样点时间和相继发射机码元的时间之间的相位误差。有一个求和器与相位误差检测器和标称延迟信号源连接。一个数字控制延迟电路与求和器连接，用来为第一和第二内插器产生各自的控制信号。
在本说明的附图中
图1为按本发明构成的QAM码元定时恢复系统的方框图；图2为示出图1所示解调和抽取电路的较为详细的方框图；图3为示出可用于图1所示系统的内插器的总体情况的较为详细的方框图；图4为用于图3所示内插器的预补偿滤波器的方框图；图5为用于图3所示内插器的内插电路的方框图；图6为示出图1所示相位误差检测器的较为详细的方框图；图7为图1所示相位误差信号检测器的更为详细的方框图；图8为图1所示数字控制延迟电路的较为详细的方框图；以及图9为按本发明构成的QAM码元定时恢复系统的另一个实施例的方框图。
图1为按本发明构成的QAM码元定时恢复系统的方框图。在图1中，接收机前端(未示出)例如包括射频调谐器、下变频器和中频(IF)放大器，按可知方式配置，用来产生调制有QAM数据信号的中频信号。接收机前端与模数变换器(ADC)102的输入端连接。ADC102的输出端与同相分量(I)解调器104和正交分量(Q)解调器114各自的输入端连接。I解调器104的输出端与I抽取器106的输入端连接，而I抽取器106的输出端与I内插器108的数据输入端连接。在I内插器108的输出端上形成的表示I QAM分量的样点序列(I SAMP)加到I脉冲整形滤波器110的数据输入端上。I脉冲整形滤波器110的输出端接至下游接收机电路，它包括例如自适应均衡器、限幅器、信号应用电路等，情况如所周知。
Q解调器114的输出端与Q抽取器116的输入端连接，而Q抽取器116的输出端与Q内插器118的数据输入端连接。在Q内插器118的输出端上形成的表示Q QAM分量的样点序列(Q SAMP)加到Q脉冲整形滤波器120的数据输入端上。Q脉冲整形滤波器120的输出端也接至下游接收机电路。
I内插器108的输出(I SAMP)和Q内插器118的输出(Q SAMP)分别送至相位误差检测器126的相应输入端。相位误差检测器126的输出端与环路滤波器128的数据输入端连接。环路滤波器128的输出端与第一加法器130的第一输入端连接。第一加法器130的输出端与数字控制延迟电路132的输入端连接。数字控制延迟(NCD)电路的工作方式将在下面详细说明。环路滤波器128的控制输入端与滤波器参数源连接，情况也将在下面详细说明。
NCD电路132的第一输出端输出一个表示下一个发射机同步样点在两个分别来自I和Q抽取器108和118的相邻样点之间的时间位置的信号。NCD电路132的第一输出端与I内插器108的控制输入端和第二加法器134的第一输入端连接。第二加法器134的输出端与Q内插器118的控制输入端连接。第一加法器130的第二输入端接收一个表示发射机同步样点之间的标称时间延迟的信号。第二加法器134的第二输入端接收一个表示接收机内插样点时钟周期的1/2的信号。
NCD电路132的第二输出端输出一个指示当时分别在I和Q内插器108和118的输出端可取得一个发射机同步样点的信号SAMPLE ENB。这个信号用来使下游电路，如相应的脉冲整形滤波器110和120，能同步地对发射机同步样点进行处理。NCD电路132的第三输出端输出一个指示当时分别在I和Q内插器108和118的输出端可取得一个与发射码元相应的发射机同步样点的信号SYMBOL ENB。这个信号用来使下游电路，如限幅器，能同步地对表示发射机同步码元的样点进行处理。
在工作时，ADC120产生固定速率至少为预期的IF中心频率(例如在欧洲为29MHz，而在美国为22MHz)四倍的一系列样点。这些ADC102的样点分别在I解调器104和Q解调器114内用0,+1,0,-1解调方式解调后形成分别表示I和Q QAM分量的相应I和Q的基带接收样点序列。然而，这两个样点序列并没有与发射机码元时间同步。此外，I支路中的样点比Q支路中的样点超前了一个ADC 120的样点。这两个样点序列在相应的I和Q抽取器106和116内经抽取处理后形成各处在1/2ADC102采样频率的基带采样频率上的相应I和Q样点序列。
NCD电路132产生一个定点多比特数字信号，表示下一个发射机同步样点的瞬时时间，用基带采样时钟(其频率为ADC 102的采样时钟频率的1/2)的周期数表示。这个延迟表示信号的整数部分表示至下一个发射机同步样点有多少个完整的基带采样时钟周期。这个延迟表示信号的小数部分表示至下一个发射机同步样点的基带采样时钟周期的不足一个周期的附加小数部分。NCD电路132输出的延迟表示信号的值由相位误差检测器126(接收来自I和Q内插器108和118的I和Q样点序列)、环路滤波器128和加法器132协同连续调整，使得这些基带样点与发射机的码元时间同步，情况将在下面详细说明。
I内插器108接收来自NCD电路132的延迟表示信号的小数部分作为控制信号，而Q内插器118接收来自NCD电路132但经第二加法器134为补偿所接收的Q样点与I样点的时间位移作了调整的延迟表示信号的小数部分作为控制信号。I和Q内插器108和118各自产生在每个接收机基带采样时间的样点，表示在由延迟表示信号的小数部分表示的两个相邻抽取样点之间不足一个接收机基带采样周期处得出的内插样点。
然而，I和Q内插器产生的内插样点并不是每一个都表示一个发射机同步样点。NCD电路132还包括下面将详细说明的电路，用来处理延迟表示信号的当前值和上个样点的时间位置，以确定I和Q内插器108和118产生与发射机码元时间同步的内插样点的接收机样点时间。样点允许信号(SAMPLE ENB)在这个时间有效。这个信号可由同步处理接收机样点的下游电路(如相应的脉冲整形滤波器110和120)用来允许对这些样点进行处理和禁止对那些由相应内插器108和118产生但不与发射机码元时间同步的中间样点进行处理。
类似，在所示的这个实施例中，接收机以发射机码元率的两倍的采样率对信号进行采样。因此，只是每隔一个接收机样点的样点表示发射机码元。NCD电路132包括也将在下面详细说明的电路，用来产生一个允许信号(SYMBOL ENB)，在接收机样本与发射机码元同步时有效。同步处理发射机码元的下游电路(如未示出的限幅电路等)可以利用这个允许信号来允许对这些表示发射机码元的样点进行处理，而禁止对其余的样点进行处理。
图2为例示图1所示解调电路(104和114)和抽取电路(106和116)的较为详细的方框图。在图2中，与图1中所示相同的器件标以与图1中相同的标号，不再详细说明。在图2中，ADC时钟产生器150的输出端与ADC102和模4计数器152各自的时钟信号输入端连接。模4计数器152的2比特输出端与第一4输入多路复用器142、第二4输入多路复用器146、第一选通电路154和第二选通电路156各自的输入端连接。
第一4输入复用器142的各个数据输入端分别接收具有值各为0,+1,0,-1的数据信号。第一4输入复用器142的输出端与第一乘法器140的第一输入端连接。ADC102的输出端与第一乘法器140的第二输入端连接。第一复用器142和第一乘法器140的这种组合形成了I解调器104。第二4输入复用器146的各个数据输入端分别接收具有值各为-1,0,+1和0的数据信号。第二4输入复用器146的输出端与第二乘法器144的第一输入端连接。ADC 102的输出端与第二乘法器144的第二输入端连接。第二复用器146与第二乘法器的这种组合形成了Q解调器114。
第一乘法器140的输出端与起着I抽取器106(图1)作用的第一同步延迟电路106的输入端连接。第一延迟电路106的时钟输入端与ADC时钟产生器150的输出端连接(为简明起见图中未示出)，第二选通电路156的输出端与第一延迟电路106的允许输入端连接。
第二乘法器144的输出端与第二同步延迟电路160的输入端连接。第二延迟电路160的输出端与第三同步延迟电路162的输入端连接。ADC时钟信号产生器150的输出端与第二延迟电路160和第三延迟电路162各自的时钟输入端连接(为简明起见图中未示出)。第一选通电路154的输出端与第二延迟电路160的允许输入端连接，而第二选通电路156的输出端与第三延迟电路162的允许输入端连接。第二延迟电路160与第三延迟电路162的这种组合形成了Q抽取器116(图1)。
在工作时，ADC时钟信号产生器150产生一个频率至少为最高预期发射机码元率四倍的固定频率时钟信号。ADC时钟信号产生器150可以是一个具有已知结构的晶体控制振荡器。ADC时钟信号直接送至ADC102和模4计数器152，还加到响应允许信号的第一、第二和第三延迟电路的时钟输入端，如上所述。ADC时钟信号还可以送至其他下游电路(未示出)。
模4计数器152的输出信号的值不断重复序列0,1,2,3，对第一和第二复用器142和146进行控制。在所示这个实施例中，在控制信号的值为0时，复用器142和146各自将最低输入端接至输出端。在控制信号的值为1时，次低输入端接至输出端，在控制信号的值为2时，次高输入端接至输出端，而在控制信号的值为3时最高输入端接至输出端。因此，第一复用器142将产生一个序列-1,0,+1,0；而第二复用器146同时产生序列0,+1,0,-1。这两个序列分别送至第一和第二乘法器140和144，将来自ADC102的QAM IF表示样点解调成基带样点。
由第一和第二乘法器140和144分别形成的样点每隔一个便是一个值为零的样点。例如，对于第一乘法器140来说，在模4计数器152的输出信号的值为0或2时，第一乘法器140的输出为非零，而在模4计数器152的输出信号的值为1或3时，第一乘法器140的输出便为零。第一延迟电路106由ADC时钟信号时控，以第二选通电路156的输出信号作为允许信号。第二选通电路156只在模4计数器152的输出信号的值为0或2时才产生允许信号。因此，第一延迟电路106只锁存第一乘法器140输出的非零样点，抽取I样点流。类似，第二选通电路154只在模4计数器152的输出信号的值为1或3时才产生允许信号，因此第二延迟电路160只锁存第二乘法器144输出的非零样点，抽取Q样点流。第三延迟电路162由ADC时钟信号时控，用第二选通电路156的输出信号作为允许信号。这使相应经抽取的I和Q样点流在时间上对准。
图3为例示可用作图1所示系统中的I和/或Q内插器108和/或118的内插器的总体情况的较为详细的方框图。在图3所示的这个实施例中，例示了I内插器108。在利用具有较少信号点的信号点阵的QPSK调制或QAM调制的传输系统(如16点QAM系统)中，可以采用以定点硬件运算实现的Farrow结构的分段抛物线内插器。在这种系统中，可以采用这样的分段抛物线滤波器，因为它能提供较为简单而又能满足性能要求的内插器。
然而，在利用具有较多信号点的信号点阵的QAM调制(如64或128点QAM调制)的传输系统中，对内插器要求更高的精度，以免在同相和正交分量之间出现不可消除的串扰。此外，内插器必需能执行整周期延迟调整。这是因为图1中的加法器134在Q内插器118的内插器控制信号MU上加了1/2周期的固定延迟，由于内插器控制信号表示具有从0至1个内插器样点延迟周期的内插值，因此内插器必需能处理从0至
个内插器样点延迟周期的内插。
在图3中，输入端IN与I抽取器106(图1)的输出端连接。输入端IN接至串联的预补偿滤波器50和内插电路70。内插电路70的输出端与I匹配滤波器110的输入端连接。内插器控制信号输入端MU与NCD电路132(对于Q内插器118而言要经过加法器134)连接。内插器控制信号MU的最高有效比特与内插电路70连接。内插器控制信号输入端MU的最低有效比特与减法器250的减数输入端连接。减法器250的被减数输入端与具有值512的信号源连接。减法器250的输出端与内插电路70的输入端连接。
在工作时，来自NCD电路132的内插器控制信号是一个10比特信号，值在0与1023之间，表示所要求的内插样点在两个抽取的样点时间之间的时间位置。因此，在所示这个实施例中，在抽取的样点之间的时间间隔被分成1024个部分。在I内插器108的情况下，这个信号在最高有效比特填有“0”值，因此内插器控制信号MU是一个其他就没有什么改变的从NCD电路132(图1)接收到的11比特信号。然而，在Q内插器118的情况下，在加法器134(图1)内一个具有表示1/2抽取样点周期的值的信号与来自NCD电路132的内插器控制信号相加。在所示这个实施例中，这个信号具有值512。因此，加到Q内插器118的内插器控制信号MU是一个值在512至1535之间的11比特信号。在加到内插电路70前，所接收的内插器控制信号MU通过在减法器250内从中减去512变换成2的补码形式。
预补偿滤波器50与内插电路70这种组合在内插器控制信号MU的控制下产生处于抽取样点时间之间的一个中间时间位置上的内插样点，情况将在下面详细说明。
图4为用于图3所示的内插器108中的预补偿滤波器50的方框图。预补偿滤波器50的输入端与I抽取器106(图1)连接。输入端IN接至串联的延迟电路51至57。延迟电路51至57的各自的输出端分别与相应抽头加权电路61至67的输入端连接。抽头加权电路61至67的权系数分别为-1,8,-32,96,-32,8和-1。抽头加权电路61至67的各个输出端分别与加法器68的相应输入端连接。加法器68的输出端与权系数为11÷512的归一化加权电路69的输入端连接。归一化加权电路69的输出端与内插电路70(图3)的输入端连接。预补偿滤波器50以所知的方式进行工作，为由内插电路70引起的频率失真提供预补偿。
图5为用于图3所示的内插器108中的内插电路70的方框图。在图5中，输入端IN与预补偿滤波器50(图3)的输出端连接。输入端IN接至串联的延迟电路71至75。延迟电路71的输出端与第一复用器76的“1”输入端连接。延迟电路72的输出端与第一复用器76的“0”输入端和第二复用器77的“1”输入端连接。延迟电路73的输出端与第二复用器77的“0”输入端和第三复用器78的“1”输入端连接。延迟电路74的输出端与第三复用器78的“0”输入端和第四复用器79的“1”输入端连接。延迟电路75的输出端与第四复用器79的“0”输入端连接。内插器控制信号MU的最高有效位(MU(10))与第一、第二、第三和第四复用器76至79各自的控制端连接。
第一复用器76的输出端与权系数分别为-1和1的加权电路84和88的相应输入端连接。第二复用器77的输出端与权系数分别为3,-1,-1，和1/2的加权电路83,87,90和92的相应输入端连接。第三复用器78的输出端与权系数分别为-3,-1,1和1/2的加权电路82,86,89和91的相应输入端连接。第四复用器79的输出端与权系数分别为1和1的加权电路81和85的相应输入端连接。
加权电路81至84各自的输出端分别与加法器93的相应输入端连接。加权电路85至88各自的输出端分别与加法器94的相应输入端连接。加权电路89和90各自的输出端分别与加法器95的相应输入端连接。加权电路91和92各自的输出端分别与加法器96的相应输入端连接。
加法器93的输出端与加权系数分别为1/8和23/128的加权电路97和98的相应输入端连接，而加法器94的输出端与权系数分别为31/128和3/64的加权电路99和100的相应输入端连接。加权电路97的输出端与乘法器11的第一输入端连接。乘法器11的输出端与加法器12的第一输入端连接。加法器12的第二输入端与加权电路99的输出端连接。加法器12的输出端与乘法器13的第一输入端连接。乘法器13的输出端与加法器14的第一输入端连接。加法器14的第二输入端与加权电路90的输出端连接，而加法器14的第三输入端与加法器95的输出端连接。加法器14的输出端与乘法器15的第一输入端连接。乘法器15的输出端与加法器16的第一输入端连接。加法器16的第二输入端与加权电路100的输出端连接，而加法器16的第三输入端与加法器96的输出端连接。加法器16的输出端产生内插的I样点，接至I匹配滤波器110(图1)的输入端。来自减法器250(图3)的内插器控制信号的10个最低有效比特与乘法器11,13和15的相应第二输入端连接。
在工作时，延迟电路71至75保留有藉以计算内插样点的抽取样点。复用器76至79用来调整一个整内插延迟周期(在Q内插器118中)。如前面所述，在I内插器108中不需要这样，因为内插器控制信号MU的第11比特(最高有效比特始终是“0”)。然而，在Q内插器118的情况下，内插器控制信号的值可以表示从1/2至11/2抽取样本延迟之间的值。在内插器延迟值小于1时，内插器控制信号MU的最高有效比特为一个逻辑“0”信号，如对于I内插器108的情况。然而，在延迟值大于1时，内插器控制信号MU的最高有效比特(即MU(10))就为一个逻辑“1”信号。
在内插器控制信号MU的最高有效比特(MU(10))是一个逻辑“0”信号时，复用器76至79的“0”输入端就与各自的输出端连接，而在内插器控制信号MU的最高有效比特(MU(10))是一个逻辑“1”信号时，复用器76至79的“1”输入端就与各自的输出端连接。因此，在内插器延迟小于1(即MU(10)为“0”)时，延迟电路72至75的输出端相应与加权电路81至92的输入端连接，用来进行内插。在内插器延迟为1或更大(即MU(10)为“1”)时，延迟电路71至74的输出端相应与加权电路81至92的输入端连接，用来进行内插。这样就能在Q内插器118中补充一个整内插延迟。实现I内插器可以不用复用器76至79，而直接将延迟电路72至75的输出端按与图5所示相应地接至各加权电路的输入端。
加权电路81至92、加法器93至96、加权电路97至100和串联的乘法器和加法器11至16的这种组合提供了在来自减法器250的为2的补码的控制信号(MU(0,9)-512)的控制下的一种已知方式的内插。熟悉本技术领域的人员可以理解，图4所示的预补偿滤波器50和/或图5所示的内插电路70可以用流水结构实现，以提供所要求的吞吐量但并不改变预补偿滤波器50或内插电路70的响应特性。此外，预补偿滤波器50也可以配置成转置形式。
熟悉本技术领域的人员也可以理解，能制作出一个具有一组延迟n+1/2个抽取样点周期的延迟量的滤波器。可以将这样一个滤波器与图5的Q内插电路118级联，并且将一个延迟n个抽取样点周期的相应延迟器与I内插器108级联。这个滤波器起着延迟n+1/2个抽取样点周期的作用，因此就不需要加法器134(图1)和复用器76至79。在I内插器108的预补偿滤波器50中能实现相应的延迟。
图6为图1中相位误差检测器126的较为详细的方框图。在图6中，I样点输入端(I SAMP)与I内插器108的输出端连接，而Q样点输入端(Q SAMP)与Q内插器118的输出端连接(参见图1)。I SAMP输入端经串联的延迟器202和203接至求和器208的反相输入端。I SAMP输入端还接至求和器208的第二输入端。求和器208的输出端与乘法器210的第一输入端连接，而延迟器202的输出端还与乘法器210的第二输入端连接。乘法器210的输出端与求和器214的第一输入端连接。
Q SAMP输入端经串联的延迟器204和205接至加法器206的反相输入端。Q SAMP输入端还接至加法器206的第二输入端。求和器206的输出端与乘法器212的第一输入端连接，而延迟器204的输出端还与乘法器212的第二输入端连接。乘法器212的输出端与求和器214的第二输入端连接。求和器214的输出端输出一个表示接收机中由NCD电路132产生的发射机同步采样信号与发射信号的实际采样时间之间的相位误差的信号，所有这些都是众所周知的。
图7为图1中的环路滤波器128的较为详细的方框图。相位误差检测器126(图6)的输出送至除法器20和22，在所示的实施例中，它们用桶形移位器实现。滤波器环路积分常数Ki加到移位器20上，而环路比例常数Kp加到移位器22上。环路积分常数Ki和环路比例常数Kp的值都由系统微处理器(未示出)以所知方式计算得出，分别通过由微处理器设置的相应寄存器(未示出)送至除法器20和22。
除法器20的输出端与加法器24的第一输入端连接。加法器24的输出端与延迟单元26的输入端连接。延迟单元26在来自NCD电路132(图1)的码元时钟允许信号有效的情况下接受来自ADC时钟信号产生器150(图2)的ADC时钟信号的时钟控制。延迟单元26的输出端与加法器24的第二输入端和加法器28的第一输入端连接。来自除法器20的信号在加法器24内与经延迟单元26延迟后的信号相加。除法器22的输出端与加法器28的第二输入端连接。来自延迟单元26的信号在加法器28内与除法器22的输出相加。加法器28的输出由倒相单元30倒相。第一和第二除法器20和22、加法器24和28、延迟单元26和倒相单元30组合在一起形成了一个二阶环路滤波器128。倒相单元30的输出形成环路滤波器128的输出。这个输出表示内插I样点时间与理想的同步到发射机时钟上的采样时间之间的相位差。
标称延迟寄存器31接收系统微处理器(未示出)给出的表示与发射机同步的所抽取的I采样时间之间的标称或预期时间延迟的值。这个标称延迟值由系统微处理器计算，情况将在下面详细说明。在所示的这个实施例中，所接收的信号以两倍码元率采样，因此采样信号之间的标称延迟为发射码元之间的预期间隔的一半。标称延迟寄存器31的输出端与求和器130的第一输入端连接。环路滤波器128的输出在求和器130内与预定的标称延迟值相加。求和器130的输出信号是一个数字信号，表示在与发射机码元时钟同步时样点之间的瞬时时间。标称延迟寄存器31用来使接收机定时环路一启动便接近所接收的信号的码元率，加快截获。系统的同步范围仅取决于相位误差检测器126的特性。
求和器130输出的信号的值是一个用抽取样点周期(是ADC样点周期的两倍)数表示的定点数，含有一个表示在发射机同步的采样时间之间的完整I样点周期数的整数部分和一个表示在两个相邻的I样点之间的采样时间的小数部分。在所示这个实施例中，来自求和器130的数字信号是一个26比特的定点数字信号，两个最高有效比特承载整数部分而其余各比特承载小数部分。系统微处理器将一个值写入标称延迟寄存器31，情况如下。首先标称延迟寄存器31有一个写入其中的值为逻辑“1”的信号。然后将这个信号左移24位。这将逻辑“1”信号置于整数部分的最低有效比特。这可以用数字逻辑表达式表示为1＜＜RS-IS(1)其中RS为标称延迟寄存器的长度，例如在所示实施例中为26比特；而IS为整数部分的长度，例如在所示实施例中为2比特。在所示实施例中这个表达式便成为1＜＜(26-2)(2)然后，由系统微处理器进行计算，确定在发射机同步样点之间的标称延迟，表示为固定频率抽取I样点时钟周期数D=FR/(2×S)(3)其中D为在发射机同步样点之间的标称延迟，表示为固定频率抽取I样点的周期数；FR为固定频率抽取I样点的频率，而S为发射机码元频率。将这个计算的结果与标称延迟寄存器31的先前内容结合起来。为了补偿由于表达式(1)和/或(2)而已写入标称延迟寄存器31的值“1”，必需从用式(3)计算得出的标称延迟值D中减去值1。因此，表示系统微处理器置入标称延迟寄存器31的标称延迟值(图1)的表达式为DR31=(1＜＜(26-2))×((FR/(2×S))-1)(4)其中DR31为系统微处理器存入标称延迟寄存器的值。在加法器130的输出端上形成的26比特控制信号送至NCD电路132(图1)的输入端。
图8为图1中的NCD电路132的较为详细的方框图。来自加法器130(图1)的控制信号加到复用器34的一个输入端上。复用器34的另一个输入端接收一个表示-1的值。加法器36有一个与复用器34的输出端连接的第一输入端。加法器36的输出端与一个起着累加器作用的延迟单元38连接。累加器38接受ADC时钟信号的时钟控制，而以来自选通电路156(图2)的固定频率抽取样点时钟信号作为允许信号(允许I抽取器106和Q抽取器116的输出延迟器162工作的相同时钟允许信号)。累加器38的输出是一个数字信号，表示到下一个发射机同步样点还剩多少时间。累加器38输出的数字信号含有一个表示到下一个发射机同步样点还有多少个I样点周期的整数部和一个表示到下一个发射机同步样点还要加上的不足一个I样点周期部分的小数部。
在所示这个实施例中，数字累加器38的输出信号是一个26比特点延迟表示信号，两个最高有效比特承载整数部而其余比特承载小数部。熟悉数字运算电路技术的人员可以理解，采用不同的累加器长度和格式也是可以的。累加器38的输出信号送至一个整数部选择器40，从信号中选择两个最高有效比特(比特0.1)。整数部送至比较电路41，在整数部等于零时产生一个信号。累加器38的输出信号还送至一个小数部选择器48，由它产生一个含有内插器延迟信号的小数部10个最高有效比特(比特2-11)的信号MU,MU信号送至I内插器108的控制输入端和经加法器134送至Q内插器控制输入端(如图1所示)。累加器38的全部26比特的信号送至加法器36的第二输入端。
比较器41的输出送至复用器34的控制输入端和延迟器42。延迟器42提供使产生内插器控制信号MU和根据这个控制信号产生的相位检测器16的相应输出之间的延迟匹配所必需的延迟。延迟器42的输出是样点时钟允许信号，还送至模2计数器44的时钟输入端和AND门46的第一输入端。模2计数器44的输出端与AND门46的第二输入端连接。AND门46的输出端输出码元时钟允许信号。模2计数器44包括例如一个D触发器，起着例如除以2的作用。这个操作用于每个码元两个样点的这种应用情况。在其它应用中，例如采用每个码元四个样点的情况，计数器44就会是一个模4计数器，起着除以4的作用。
在工作时，固定频率抽取样点时钟的频率稍高于最高预期发射机码元频率的两倍。系统微处理器对于当前正要接收的信号的码元率计算出标称或预期样点时间周期，将这个值装入标称延迟寄存器31。这使NCD电路132在接近正确的采样周期处启动工作。相位误差检测器126和配合的环路滤波器128协同调整NCD电路132，将它锁定到发射信号的实际码元率上。延迟器42输出的样点时钟允许信号和AND门42输出的码元时钟允许信号可由信号处理通路中的下游处理器件加以利用。例如，脉冲整形滤波器110和120(图1)就接收固定频率采样时钟和采样允许时钟信号。
如上所述，求和器130(图1)产生一个表示从一个发射机同步样点到下一个的标称时间延迟的数字信号。NCD累加器38产生一个表示到下一个发射机同步样点时间还剩下的瞬时时间。在所示这个实施例中，这些时间表示信号用一个定点26比特的二进制字表示，两个最高位比特承载整数部而其余的比特承载小数部。由这些信号表示的时间值用来自选通电路156(图2)的固定频率抽取样点时钟的周期为单位来表示。所示实施例的时间表示信号的取值范围为0至4-2-24。例如，值“1”表示固定频率抽取样点时钟的一个周期，具有值01 0000 0000 0000 00000000 00002，其中的下标2表示这个值是用二进制格式表示的。
如果存储在累加器38内的时间延迟的整数部大于零，那么必需再过比一个固定频率抽取样点周期更长的时间才取下一个发射机同步样点。在这种情况下，比较器41的输出是一个逻辑“0”信号。复用器34在比较器41的逻辑“0”信号控制下将值为-1的信号送至加法器36。加法器36从而将这个-1信号与累加器38内的信号的值相加(即将该值减1)，将这个新减1的值存入累加器38。结果，累加器38内的值被减1，也就是累加器38内的值整数部倒计数。此外，由于比较器41的输出是一个逻辑“0”信号，因此无论样点时钟允许信号还是码元时钟允许信号(均经延迟单元42适当延迟)都不能成为有效。这种情况一直继续到整数部为零。
累加器38的值的小数部表示到取下一个发射机同步样点前不足一个固定频率抽取样点周期的部分。小数部的10个最高有效比特(MU)用来控制I和Q内插器108和118，如前面所述。在取下一个发射机同步样点前留下不足一个固定频率抽取样点周期时，累加器38内的信号的整数部为0。在这种情况下，比较器41的输出信号为一个逻辑“1”信号。
在比较器41的输出信号为一个逻辑“1”信号时，从I和Q内插器108和118取得在由累加器38的值的小数部的MU信号部分(即10个最高有效比特)控制的中间时间的内插样点，并且产生一个样点时钟允许信号，允许下游电路接收时钟，处理这个新产生的样点。此外，模2计数器44受到时钟控制计时，从而在发射机码元时间，AND门46也就产生一个码元时钟允许信号。
同时，复用器34受到控制将来自加法器130(图1)的信号送至加法器36。加法器36将来自加法器130的理想发射机同步采样周期与来自累加器38的小数部(整数部已为零，如上所述)合并。这样，到取下一个发射机同步样点前剩下的时间就置入累加器38。通过NCD电路132的控制信号值随经环路滤波器128和加法器130处理的相位误差检测器126的输出信号改变的方式闭合环路。
图9为按本发明构成的QAM码元定时恢复系统的另一个实施例的方框图。在图9中，与图1所示相同的器件相应标以相同的标号，下面不作详细说明。在图9中，ADC102的输出端与内插器103的输入端连接。内插器103的输出端与串联的I解调器104和I抽取器106以及串联的Q解调器114和Q抽取器116连接。I抽取器106的输出端与I匹配滤波器110的输入端连接，而Q抽取器116的输出端与匹配滤波器120的输入端连接。图9所示系统的其余部分与图1所示系统中的相同。
在图9中，内插器103的工作情况与图1中的类似，但内插器103产生的内插样点频率为所接收的QAM副载波频率的四倍(4xfsc)，而且与同相和正交分量对准。在这种情况下，送至加法器130的标称延迟表示在4xfsc样点之间的标称时间间隔，以固定频率ADC采样时钟的周期为单位表示。NCD电路132＇产生一个表示到出现下一个4xfsc样点不足一个ADC样点周期的那部分的内插器控制信号。这些内插样点送至解调器104和114，经抽取器106和116处理后形成I和Q的样本流。
熟悉本技术领域的人员可以理解，虽然在图9所示系统中只需要单个内插器103，但这个内插器必需具有更好的性能，工作于四倍的码元率，而不是像在图1所示系统中那样工作于两倍的码元率。
权利要求
1．一种用于接收所发送的表示一系列相继码元的、包括一个同相(I)分量和一个正交(Q)分量的正交振幅调制(QAM)信号的接收机的定时恢复系统，所述系统包括一个用固定频率的一系列样点表示的QAM信号的样点源(102)；一个I分量处理支路，包括一个与样点源连接、将QAM信号的I分量解调到基带的第一解调器(104)，以及一个与第一解调器连接、根据控制信号产生在与发送码元同步的时间所取得的I分量样点的第一内插器(108)；一个Q分量处理支路，包括一个与样点源连接、将QAM信号的Q分量解调到基带的第二解调器(114)，以及一个与第二解调器连接、根据控制信号产生在与发送码元同步的时间取得的Q分量样点的第二内插器(118)；一个与第一和第二内插器连接的相位误差检测器(126)，用来检测由第一和第二内插器分别产生的发射机同步I和Q样点的样点时间和相继发射机码元的时间之间的相位误差；一个标称延迟信号源；一个与相位误差检测器和标称延迟信号源连接的求和器(130)；以及一个与求和器连接的数字控制延迟电路(132)，用来产生分别接至第一和第二内插器的相应控制信号。
2．权利要求1的系统，所述系统还包括一个Q分量定时校正信号源；以及一个与Q分量定时校正信号源连接、接在数字控制延迟电路和第二内插器之间的第二相加器。
3．权利要求1的系统，其中所述第一解调器是一个+1,0,-1,0解调器；所述I分量处理支路还包括一个接在第一解调器和第一内插器之间的第一抽取器，用来产生基带I分量样点；所述第二解调器是一个+1,0,-1,0解调器；以及所述Q分量处理支路还包括一个接在第二解调器和第二内插器之间的第二抽取器，用来产生基带Q分量样点。
4．权利要求3的系统，其中所述样点源包括一个根据所接收的QAM信号和时钟信号产生QAM信号表示样点的模数变换器，以及一个产生频率至少为发送码元频率四倍的时钟信号的时钟信号产生器；而所述系统还包括一个与时钟信号产生器连接的模4计数器，它具有一个产生一个具有值为1,2,3,4中之一的信号的输出端，一个与模4计数器连接的第一选通电路，用来在模4计数器的输出端上的信号的值为“1”和“3”之一时产生一个选通信号；以及一个与模4计数器连接的第二选通电路，用来在计数器信号的值为“2”和“4”之一时产生一个选通信号；所述第一抽取器包括一个第一延迟电路，它有一个与时钟信号产生器连接的时钟输入端和一个与第二选通电路连接的允许输入端；以及所述第二抽取器包括一个第二延迟电路，它有一个与时钟信号产生器连接的时钟输入端和一个与第一选通电路连接的允许输入端；以及一个第三延迟电路，它有一个与时钟信号产生器连接的时钟输入端和一个与第二选通电路连接的允许输入端。
5．权利要求4的系统，其中所述第一+1,0,-1,0解调器包括一个第一4输入复用器，它有四个分别与四个分别具有值0,+1,0和-1的相应信号源连接的数据输入端和一个与模4计数器连接的控制输入端，以及一个与模数变换器和第一4输入复用器连接的第一乘法器，用来产生经解调的I分量样点；以及所述第二+1,0,-1,0解调器包括一个第二4输入复用器，它有四个分别与四个分别具有值-1,0,+1和0的相应信号源连接的数据输入端和一个与模4计数器连接的控制输入端，以及一个与模数变换器和第二4输入复用器连接的第二乘法器，用来产生经解调的Q分量样点。
6．权利要求3的系统，其中所述样点源包括一个根据所接收的QAM信号和时钟信号产生QAM信号表示样点的模数变换器，以及一个产生频率至少为发送码元频率四倍的时钟信号的时钟信号产生器；所述系统还包括一个与时钟信号产生器连接的模4计数器；所述第一+1,0,-1,0解调器包括一个第一4输入复用器，它有四个分别与四个分别具有值0,+1,0和-1的相应信号源连接的数据输入端和一个与模4计数器连接的控制输入端；以及一个与模数变换器和第一4输入复用器连接的第一乘法器，用来产生经解调的I分量样点；以及所述第二+1,0,-1,0解调器包括一个第二4输入复用器，它有四个分别与四个分别具有值-1,0,+1和0的相应信号源连接的数据输入端和一个与模4计数器连接的控制输入端，以及一个与模数变换器和第二4输入复用器连接的第二乘法器，用来产生经解调的Q分量样点。
7．一种用于接收所发送的表示一系列相继码元的、包括一个同相(I)分量和一个正交(Q)分量的正交振幅调制(QAM)信号的接收机的定时恢复系统，所述系统包括一个用固定频率的一系列样点表示的QAM信号的样点源(102)；一个与样点源连接的内插器(103)，用来根据控制信号产生在与QAM副载波同步的时间取得的QAM样点；一个与内插器连接的第一解调器(104)，用来将QAM信号的I分量解调到基带；一个与内插器连接的第二解调器(114)，用来将QAM信号的Q分量解调到基带；一个与第一和第二解调器连接的相位误差检测器(126)，用来检测由第一和第二解调器分别产生的发射机同步I和Q样点的样点时间和相继发射机码元的时间之间的相位误差。一个标称延迟信号源；一个与相位误差检测器和标称延迟信号源连接的求和器(130)；以及一个与求和器连接的数字控制延迟电路(132)，用来产生接至内插器的控制信号。
8．权利要求7的系统，所述系统还包括一个与第一解调器连接的第一抽取器，用来产生基带I分量样点；以及一个与第二解调器连接的第二抽取器，用来产生基带Q分量，其中所述第一解调器是一个+1,0,-1,0解调器，而其中所述第二解调器也是一个+1,0,-1,0解调器。
9．权利要求8的系统，所述系统还包括一个与来自内插器的QAM副载波同步样点同步的模4计数器，它有一个产生一个具有值为1,2,3,4中之一的信号的输出端；一个与模4计数器连接的第一选通电路，用来在模4计数器的输出端上的信号的值为“1”和“3”之一时产生一个选通信号；以及一个与模4计数器连接的第二选通电路，用来在计数器信号的值为“2”和“4”之一时产生一个选通信号；其中所述第一抽取器包括一个第一延迟电路，它具有一个与第二选通电路连接的时钟输入端；其中所述第二抽取器包括一个第二延迟电路，它具有一个与第一选通电路连接的时钟输入端，以及一个第三延迟电路，它具有一个与第二选通电路连接的时钟输入端。
10．权利要求9的系统，其中所述第一+1,0,-1,0解调器包括一个第一4输入复用器，它有四个分别与四个分别具有值0,+1,0和-1的相应信号源连接的数据输入端和一个与模4计数器连接的控制输入端，以及一个与内插器和第一4输入复用器连接的第一乘法器，用来产生经解调的I分量样点；以及所述第二+1,0,-1,0解调器包括一个第二4输入复用器，它有四个分别与四个分别具有值-1,0,+1和0的相应信号源连接的数据输入端和一个与模4计数器连接的控制输入端；以及一个与内插器和第二4输入复用器连接的第二乘法器，用来产生经解调的Q分量样点；以及
11．权利要求8的系统，所述系统还包括一个与来自内插器的QAM副载波同步样点同步的模4计数器；其中所述第一+1,0,-1,0解调器包括一个第一4输入复用器，它有四个分别与四个分别具有值0,+1,0和-1的相应信号源连接的数据输入端和一个与模4计数器连接的控制输入端，以及一个与内插器和第一4输入复用器连接的第一乘法器，用来产生经解调的I分量样点；以及其中所述第二+1,0,-1,0解调器包括一个第二4输入复用器，它有四个分别与四个分别具有值-1,0,+1和0的相应信号元连接的数据输入端和一个与模4计数器连接的控制输入端，以及一个与内插器和第二4输入复用器连接的第二乘法器，用来产生经解调的Q分量样点。
全文摘要
在接收所发送的表示一系列相继码元、包括一个同相(I)分量和一个正交(Q)分量的正交振幅调制(QAM)信号的接收机中，定时恢复系统包括一个以固定频率产生QAM信号的样点的样点源(102)，I分量处理支路包括一个与样点源连接、用来将QAM信号的I分量解调到基带的第一解调器(104)和一个根据控制信号产生在与发送码元同步的时间取得的I分量样点的第一内插器(108)。Q分量处理支路包括一个也与样点源连接但用来将QAM信号的Q分量解调到基带的第二解调器(114)和一个根据控制信号产生在与发送码元同步的时间取得的Q分量样点的第二内插器(118)。相位误差检测器(126)检测来自第一和第二内插器的I和Q分量样点的样点时间和相继发射机码元之间的相位误差。求和器(130)与相位误差检测器和标称延迟信号源连接。数字控制延迟电路(132)与求和器连接，用来为第一和第二内插器产生相应的控制信号。
文档编号H04L7/02GK1238085SQ97199703
公开日1999年12月8日 申请日期1997年9月8日 优先权日1996年9月20日
发明者P·G·克尼特松, K·拉马斯瓦米, D·L·麦尼利 申请人:汤姆森消费电子有限公司