050](41)写入判断输入模块根据控制模块生成的控制信号，依次序读取多个视频数据缓存模块中的视频数据，并对高标清视频分开处理；
[0051](42)帧判读信号模块生成帧判读信号；视频同步发生器根据外部时钟生成行场同步信号；读出模块根据帧判读信号及行场同步信号读取缓存入存储模块中的视频数据，并将视频数据输出至FVH嵌入模块；
[0052](43) FVH嵌入模块将FVH信号嵌入从所述存储模块读出的视频数据中，生成符合SMPTE协议的视频信号。
[0053]本发明所提供的基于FPGA的高标清可混播的多画面分割器，选用资源不大的FPGA作为主芯片，采用一片外部存储器，使用三次插值的方法对视频缩放，同时通过对多路视频写入存储器的时间控制，使得分割器只需一个存储器并且不需要使用收费的IP核，大大降低成本。同时本发明使用FPGA自带的高速串行接口来实现解串器的功能，本发明带有外部存储器，解决了标清SDI信号需要外部存储器来缓存数据的问题。并且每路信号都具有辅助数据提取功能，在保证高标清可混播的同时，提取嵌在视频消隐区间的客户感兴趣的辅助数据，并把这些辅助数据以视频的形式播出来；具有成本较低、结构简单、外围器械小、系统稳定、数据处理能力强、灵活性高、可扩展性强等优点。
【附图说明】
[0054]图1为本发明系统框图；
[0055]图2为本发明所述辅助数据提取和显示模块的框图；
[0056]图3为本发明所述视频缩放模块的框图；
[0057]图4为本发明所述视频拼接模块的框图。
【具体实施方式】
[0058]如图1所示，本发明所提供的基于FPGA的高标清可混播的多画面分割器，包括4个高速串行接口接收模块、4个辅助数据提取和显示模块、4个视频缩放模块，所述高速串行接口接收模块、辅助数据提取和显示模块、视频缩放模块相互配合形成四组，分别处理四路SDI视频信号；4个视频缩放模块分别与视频拼接模块连接；所述视频拼接模块分别与存储模块、HDMI发送芯片所需信号模块以及高速串行接口发送模块连接。如果具有更多路的SDI视频信号，则相应增加高速串行接口接收模块、辅助数据提取和显示模块以及视频缩放模块的数量。
[0059]所述高速串行接口接收模块用于接收外部输入的SDI视频信号，获取NRZI数据并将其转换成YUV422数据、数据时钟、数据有效信号、高标清识别信号:
[0060]A、驱动高速串行接口必须要给其输入参考时钟，参考时钟必须是74.25M、74.25/1.001M、148.5MU48.5/1.0OlM之中的一种，而且这些参考时钟越稳定抖动越小，得到的信号越稳定；
[0061]B、调用FPGA免费的高速串行接口 IP核和信号转化IP核；
[0062]C、利用IP核把SDI信号转化成视频数据信号、数据有效信号、数据时钟、数据的制式和数据行场同步信号，其中视频数据信号:有效区域为YUV422视频信号，消隐区间嵌着用户需要的辅助数据；数据有效信号:当视频为标清时，有效的视频数据过来时数据有效信号为1，当视频不为标清时，数据有效信号一直有效即为I ;数据时钟:当视频为标清视频时，数据时钟为参考时钟的有效时钟，当视频不为标清时，数据时钟为视频数据的时钟。
[0063]所述辅助数据提取和显示模块，用于提取视频信号中的辅助数据并在视频中显示该辅助数据；
[0064]所述视频缩放模块，用于对显示有辅助数据的视频进行缩放，采用双三次插值算法对高标清分别处理，获取视频图像的数据以及视频图像所在行的数据，并发送给所述视频拼接模块；
[0065]所述视频拼接模块，用于把四路的视频信号拼接成一路组合视频信号；如果具有更多路视频信号，则将多路的视频信号拼接成一路组合视频信号。
[0066]所述存储模块用于缓存所述视频拼接模块生成的组合视频信号，可选用一片128M的 DDR2SDRAM ；
[0067]所述HDMI发送芯片所需信号模块，根据组合视频信号生成符合后端HDMI芯片要求的视频信号:
[0068]A、提取视频信号中的FVH信号，通过检测行同步，当行同步由高电平向低电平转换的时候，把参数hdmi_x_coord置成O,以后每个像素时钟到来的时候，hdmi_x_coord自增；通过检测场同步，当场同步由高电平向低电平转换的时候，把参数hdmi_y_coord置成O,当行同步由高电平向低电平转换的时候，hdmi_y_coord自增；当行同步信号为低并且场同步为低时，生成有效视频区域的有效信号；
[0069]B、根据一巾贞图像的横坐标、纵坐标和有效视频区域的有效信号、生成符合HDMI芯片要求的视频行同步信号、视频场同步信号和视频有效信号；
[0070]C、把YUV422信号转换成符合HDMI芯片要求的视频信号。
[0071]所述高速串行接口发送模块，调用FPGA的高速串行发送接口，把视频时钟和视频数据输出给高速串行发送接口，让高速串行发送接口把数据转换成SDI信号输出。
[0072]如图2所示，所述辅助数据提取和显示模块包括依次连接的提取音频数据模块、生成音频分贝值模块、计算音柱显示区域模块、分贝值三色显示模块；依次连接的提取时间码模块、计算时间码显示区域模块、生成字符ROM的读地址模块、显示时间码模块；所述分贝值三色显示模块、显示时间码模块分别连接α混叠模块；
[0073]所述提取音频数据模块，根据SMPTE协议，利用状态机来提取嵌入在视频信号中的音频数据，音频数据的位数为24位；
[0074]所述生成音频分贝值模块，用于把得到的音频数据转化成分贝值:
[0075]Α、先把提取音频数据模块得到的音频数据值转换成绝对值M ；
[0076]B、提取一帧中数据最大的M的值保存下来；
[0077]C、根据转换公式把得到的M值转化成分贝值；由于转换公式中涉及到LOG的操作，而FPGA不利于实现LOG的操作，所以本发明采用查找表的方法来实现这个过程，就是把每个分贝值用一个音频数据值的区域来表示，如果M值在哪个区域内，就会得到相应的分贝值。
[0078]所述计算音柱显示区域模块，用于确定音频的显示区域:
[0079]Α、通过检测行同步，当行同步由高电平向低电平转换的时候，把参数Video_X_coord置成O,以后每个像素时钟到来的时候，video_x_coord自增；通过检测场同步，当场同步有效的时候，把参数video_y_coord置成O,当行同步由高电平向低电平转换的时候，video_y_coord 自增；
[0080]B、确定音柱显示区域，根据显示区域的位置和video—X—coord、video—y—coord关系得到 aud1_x_coord、aud1_y_coord0
[0081]所述分贝值三色显示模块，用于根据分贝值的大小，在所述计算音柱三色显示模块确定的显示区域内，把分贝值通过三色电平柱的形式显示出来:
[0082]A、先把音频报错的临界值-10分贝所对应的纵坐标用Yl表示，把音频警告的临界值-20分贝所对应的纵坐标用Y2表示；
[0083]B、根据分贝值的大小，把分贝值转换成音柱高度的纵坐标的值Y;
[0084]C、当Y大于Yl时，aud1—y—coord大于Yl而小于Y的区域用红色显示，aud1—y—coord大于Y2而小于Yl的区域用黄色显示，aud1—y—coord小于Y2的区域用绿色显示；当Y小于Yl而大于Υ2时，aud1—y—coord大于Y2而小于Y的区域用黄色显示，aud1—y—coord小于Y2的区域用绿色显示；当Y小于Υ2时，aud1—y—coord小于Y的区域用绿色显
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[0085]所述提取时间码模块，根据SMPTE协议，利用状态机来提取嵌入在视频中的时间码息;
[0086]所述计算时间码显示区域模块，用于确定时间码的显示区域，具体步骤与所述计算音柱显示区域模块相同；
[0087]所述生成字符ROM的读地址模块，根据所述计算时间码显示区域模块确定的显示区域，生成字符ROM的读地址:时间码以AA:BB:CC:DD形式表示，其中AA代表小时，BB代表分钟，CC代表秒钟，DD代表帧数；生成字模文件，把字模文件固化在ROM中，ROM由FPGA的IP核生成；根据AA:BB:CC:DD的值生成字符ROM的读地址模块；
[0088]所述显示时间码模块，根据生成字符ROM的读地址模块生成的地址，来读取ROM中的数据，当数据等于I时，把对应的像素点点成白色，这样用于生成时间码图像；
[0089]所述α混叠模块，用于把音柱信号和时间码图像叠加到视频信号上:在音柱显示区域，在此区域内如果当前像素点所对应的数据不是音柱的值时，把视频数据变成半透明(把当前视频数据的亮度信号减半，Cb、Cr信号不变，用此信号来代替当前数据)，在时间码显示区域，在此区域内如果从ROM中读出的数据等于0，把视频数据变成半透明(把当前视频数据的亮度信号减半，Cb、Cr信号不变，用此信号来代替当前数据)。
[0090]如图3所示，所述视频缩放模块包括依次连接的4X4邻域生成模块、三次线性插值模块、视频数据位置编号调整模块、视频数据缓存模块、视频信号输出模块: