信号发送方法与相关的信号发送器的制造方法
【技术领域】
[0001]本发明是关于信号发送器，尤其是具有抗偏移(deskew)的功能的信号发送器。
【背景技术】
[0002]电子元件彼此间的数据传输，一般是通过改变在传导线上或是一些类似的耦接传导方式上的数据信号而达成。如果数据传输是通过许多个传输通道(channel)来同时地完成一组多个数据比特的传输，这样的传输称为并行传输(parallel transmiss1n)。如果数据比特是一个接着一个通过单一的传输通道而传输，这样的数据传输称为串行传输(series transmiss1n)。
[0003]相较于串行传输，并行传输一般而言比较快，也比较广泛的使用于电子元件彼此间的传输通道比较短时的环境。举例来说，像是印刷电路板上的集成电路彼此间的数据传输、打印机与个人电脑之间的数据传输等等，大多采用并行传输。长距离之间的并行传输，可能会受到并行通道之间信号传递延迟(signal propagat1n delay)差异而受到影响。当这样的信号传递延迟差异出现时，本来应该同时到达目的地的接收器的多个数据比特，往往会在不同的时间抵达目的地接收器，而这样抵达时间(arrival time)的差异，业界通常称为偏移(skew)。
[0004]当传输通道偏短或是传输速度要求不高时，偏移一般不会造成甚么影响，几乎可以忽略。但是，一旦传输通道变长或是传输速度增加时，信号传输延迟的量与差异就会变得相当明显，所以导致偏移的增加。如果偏移太大了，很可能原本该归属于某一字节的数据比特，被错误地误认为是归属于下一个或是上一个字节，因而导致数据传输错误。
[0005]一种传统上处理偏移所衍伸的问题的方法，是在接收端先大约找出每个传输通道的信号传递延迟的差异，也就是每个传输通道的偏移量，然后在接收端上提供时间上的补偿。举例来说，信号传递延迟比较短的传输通道，就在接收端，以滤波器提供额外的信号延迟，使得此传输通道中的数据比特被认为是比较晚一点才被接收到。如此，就可以在接收器达成抗偏移(deskew)的功能。
【发明内容】
[0006]本发明的提出一种信号发送方法，适用于一信号发送器，包含有:提供多个具有不同相位的时脉信号；从这些时脉信号中，选取多个时脉信号，作为多个中继信号；通过一时脉分配网络，将这些中继信号传送至一信号输出电路；以及，从这些中继信号中，选择其中之一，作为该信号输出电路的一参考时脉，以输出数据。
[0007]本发明还提出一种信号发送器，包含有一时脉产生器、一群组选择电路、一信号输出电路、以及一时脉分配网络。该时脉产生器用以提供相位不同的多个时脉信号。该群组选择电路依据一第一选择信号，从这些时脉信号中选取多个时脉信号，作为多个中继信号。该信号输出电路包含有一多工器，受控于一第二选择信号，用以从这些中继信号中，选择其中之一，作为该信号输出电路的一参考时脉，以输出数据。该时脉分配网络用以将这些中继信号，从该群组选择电路传送至该多工器。
【附图说明】
[0008]为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的【具体实施方式】作详细说明，其中:
[0009]图1显示采用DDR规格通讯的两个集成电路ICl与IC2。
[0010]图2显示采用DDR协定时，发送器所发出的以及接收器所接收到的信号DQS+、DQS-以及数据比特DQO与DQl。
[0011]图3显示当发送器有抗偏移功能时，发送器内的内部数据比特DQI[15:0]、发送器所发出的以及接收器所接收到的信号DQS+、DQS-以及数据比特DQO与DQl。
[0012]图4显示做为发送器的一集成电路40，可实现图3中的方法。
[0013]图5举例显示一输出电路DQ-TX-n，其可以是图4中的输出电路DQ-TX-O至DQ-TX-15的其中之一。
[0014]图6显示做为发送器的一集成电路60，也可实现图3中的方法。
[0015]图7举例显示一输出电路NDQ-TX-n，其可以是图6中的输出电路NDQ-TX-0至NDQ-TX-15的其中之一。
[0016]图8显示一表格，用以举例群组选择电路64L的操作规则。
[0017]图9显示集成电路60中所进行的信号处理方法。
[0018]图10显示对于输出电路NDQ-TX-O与NDQ-TX-1所可用的时脉信号的相位范围。
[0019]图中元件标号说明:
[0020]40集成电路
[0021]42时脉产生器
[0022]44时脉树
[0023]46输出入电路
[0024]60集成电路
[0025]62时脉产生器
[0026]64H、64L群组选择电路
[0027]66H、66L 时脉树
[0028]68H.68L输出入电路
[0029]CLK-DQ-n 参考时脉
[0030]CLKH [3:0]、CLKL [3:0]中继信号
[0031]DQ [15:0]数据比特
[0032]DQO?DQl5数据比特
[0033]DQn数据比特
[0034]DQ-TX-O 至 DQ-TX-15 输出电路
[0035]DQ-TX-n 输出电路
[0036]DQ1?DQI15内部数据比特
[0037]DQIn内部数据比特
[0038]DQS数据选通信号
[0039]DQS+、DQS-信号
[0040]FG-DQO、FG-DQl 图形
[0041]GRP-CTRL-H、GRP-CTRL-L 选择信号
[0042]IC1、IC2 集成电路
[0043]NDQ-TX-O 至 NDQ-TX-15 输出电路
[0044]NDQ-TX-n 输出电路
[0045]ΡΗ[0]?PH[13]时脉信号
[0046]S0、SI 时间
[0047]SELO?SEL15选择信号
[0048]SELn选择信号
[0049]Tgrip-OK可抓取时段
【具体实施方式】
[0050]本发明的实施方式将以DDR接收器与发送器，作为并行传输的例子，但是本发明并不限于此。举例来说，本发明的实施例可能是任何的并行传输的信号发送器或是集成电路。
[0051]图1显示采用DDR规格通讯的两个集成电路ICl与IC2。两个集成电路ICl与IC2之间有许多印刷电路板上的导线，作为集成电路彼此通讯的通道。在两个导线上传递的信号DQS+与DQS-构成一差动信号所表不的数据选通信号DQS (data queue strobe);分别在16条导线上传递的数据比特DQO?DQ15，可构成二数据字节(bype)，或是一数据字(word)。如同DDR所规范的，数据选通信号DQS的上升缘与下降缘都可以定义集成电路ICl与IC2中对数据比特DQO?DQ7的发送或写入时间。
[0052]以下说明中，除非有特别说明，集成电路ICl作为发送器，而集成电路IC2作为接收器。当然，在其他实施例中，集成电路ICl与IC2是可以互换的。
[0053]图2显示，一发送器的数据选通信号DQS的切换，同步于发送器的数据比特DQO?DQ15的切换。图2也举例显示了信号DQS+、DQS-以及数据比特DQO与DQ1，历经了不同的信号延迟时间，而抵达一接收器。其中，从抵达接收器的时间来看，数据比特DQO早于信号DQS+与DQS-有SO的时间，而信号DQS+与DQS-早于数据比特DQl有SI的时间。这就是所谓的偏移。图2中标示了一可抓取时段Tgrip-OK，也就是接收器可以正确地且同时地抓取到数据比特DQO与DQl的时段。从图2中也可以发现，当传输速度增加，也就是信号DQS+、DQS-的切换频率增加时，时段Tgrip-OK就会相对的减少。
[0054]如果单单靠接收器来抗偏移，面对高传输速度或长通道长度的挑战，可能会不足。图3显示一种从发送器来抗偏移的方法所产生的信号时序。