假定一发送器知道每个通道的信号传递延迟的特性，发送器就可以对所要发送的数据比特信号，预先的进行时间补偿。发送器用来发送信号DQS+、DQS-、数据比特DQ[15:0]的信号输出电路。在此数据比特DQ[15:0]表示DQ0、DQ1..DQ15的16个数据比特集合，也代表了两个数据字节，或是一个数据字。每个用来输出数据比特的信号输出电路，会依据一个时脉信号，撷取相对的一内部数据比特，而输出相对应的数据比特到一通道上。每个信号输出电路所采用的时脉信号，其频率一样，但是其相位不一定要一样。如同图3上所举例的，发送器中可以有14个时脉信号，分别为ΡΗ[0]?PH[13]。信号DQS+、DQS-大致就是时脉信号PH[7]。通道上的数据比特DQO是通过采用时脉信号PH[8]，撷取内部数据比特DQ1而产生；数据比特DQl是通过采用时脉信号PH[6]，撷取内部数据比特DQIl而产生。换言之，发送器依序先送出数据比特DQ1、接着信号DQS+、DQS-、最后是数据比特DQ0。从图3中的举例中可以发现，尽管信号传递延迟不同，信号DQS+、DQS-、数据比特DQO与DQ1，可大致同时抵达接收器。图3的可抓取时段Tgrip-OK非常明显的，将会大于图2中的可抓取时段Tgrip-OK，这意味着接收器将有更高可能性与更多机会，从通道中抓取得到正确的数据。
[0055]图4显示做为一发送器的一集成电路40，可实现图3中的方法，适用于图1中的集成电路IC1。由锁相回路(Phase Lock Loop，PLL)所构成的时脉产生器42产生具有不同相位的14个时脉信号PH[13:0]，或标示为PH[O]?PH[13](依据相位先后顺序排列)。时脉树(clock tree) 44是一种时脉分配网络,将时脉信号ΡΗ[0]?PH[13],尽可能地给予一样的信号延迟时间，而分配送至输出入电路(input/output circuitry) 46中的16个输出电路DQ-TX-O至DQ-TX-15，每个输出电路都要接收到时脉信号ΡΗ[0]?PH[13]。图5举例显示一输出电路DQ-TX-n，其可以是图4中的输出电路DQ-TX-O至DQ-TX-15的其中之一。输出电路DQ-TX-n以一个14对一的多工器，依据选择信号SELn的控制，从时脉信号ΡΗ[0]?PH[13]中择一作为参考时脉CLK-DQ-n。D触发器(flip-flop)依据参考时脉CLK-DQ-n，撷取内部数据比特DQIn，而产生数据比特DQn。
[0056]虽然集成电路40可以从发送端实现抗偏移，但是其有以下的缺点。首先，时脉树44所消耗的功率跟硅面积将会很可观。时脉树44需要把14个时脉信号PH[13:0]，在尽量不产生偏移(skew)的条件下，同时一起地配送到输出电路DQ-TX-O至DQ-TX-15。可以推知的，时脉树44需要非常多细微的调整与控制，将会占用相当的能耗与硅面积。此外，每个输出电路DQ-TX-n占用的硅面积也是相当可观。DDR这种通讯协定，本来就需要有非常多的输出电路，来进行并行传输数据比特。由于14对I的多工器耗费相当大的电路面积,若集成电路40中的每个输出电路都需要一个14对I的多工器时，将使得集成电路40具有高昂的电路成本，而失去竞争力。
[0057]图6显示做为发送器的一集成电路60，也可实现图3中的方法，适用于图1中的集成电路ICl。集成电路60具有时脉产生器62、群组选择电路64L与64H、时脉树66L与66H、输出入电路68L与68H。如同图6所示，群组选择电路64L、时脉树66L、与输出入电路68L是负责由数据比特DQO?DQ7所构成的数据字节的输出；而群组选择电路64H、时脉树66H、与输出入电路68H则是负责由数据比特DQ8?DQ15所构成的另一数据字节的输出。为了说明上的简洁，群组选择电路64H、时脉树66H、与输出入电路68H的细节与操作将可能省略，其可以参考群组选择电路64L、时脉树66L、与输出入电路68L的说明而得知。
[0058]时脉产生器62产生具有不同相位的14个时脉信号ΡΗ[0]?PH[13]。群组选择电路64L依据选择信号GRP-CTRL-L，从时脉信号ΡΗ[0]?PH[13]中，选取4个时脉信号，以输出并作为4个中继信号CLKL [3:0],在此实施例中，所选取为4个相位相邻的时脉信号。换言之，选择信号GRP-CTRL-L决定了中继信号CLKL [3:0]。稍后将解释，在这个实施例中，群组选择电路64L有4个多工器,每个多工器从6个不同的时脉信号中,选择其中之一,来做为4个中继信号的其中之一。举例来说，中继信号CLKL[3:0]可以是时脉信号PH[5]、PH[6]、PH[7]、PH[8]。简单的说，中继信号 CLKL[3:0]由 4 个时脉信号 PH[m]、PH[m+1]、PH[m+2]、PH[m+3]所构成，其中，m可为O?13中的任一个整数，且PH[m] =PH[m_14]。
[0059]时脉树66L将中继信号CLKL[3:0]分配送至输出入电路68L，其具有8个输出电路NDQ-TX-O至NDQ-TX-7。8个输出电路NDQ-TX-0至NDQ-TX-7输出由数据比特DQO?7所构成的一数据字节到另一个集成电路(未显示)。图7举例显示一输出电路NDQ-TX-n，其可以是图6中的输出电路NDQ-TX-O至NDQ-TX-15的其中之一。输出电路NDQ-TX-n以一个4对一的多工器，依据选择信号SELn的控制，从中继信号CLKL[3:0]或CLKH[3:0]中择一作为参考时脉CLK-DQ-n。图7中的D触发器(flip-flop)依据参考时脉CLK-DQ-n，撷取内部数据比特DQIn，而产生数据比特DQn。
[0060]输出电路NDQ-TX-O至NDQ-TX-7的参考时脉，都是从中继信号CLKL[3:0]所选择出来的；输出电路NDQ-TX-8至NDQ-TX-15的参考时脉，都是从中继信号CLKH[3:0]所选择出来的。
[0061]如同图6所示，群组选择电路64L中有四个6对I的多工器，每个6对I多工器提供中继信号CLKL[3:0]其中之一。图8中的表格举例显示群组选择电路64L的操作规则。当选择信号GRP-CTRL-L为”O ”时，中继信号CLKL [3:0]由时脉信号PH [O]、PH [ I]、PH [2]与PH[3]所构成；当选择信号GRP-CTRL-L为” I”时，中继信号CLKL[3:0]由时脉信号PH[2]、PH[3]、PH[4]与PH[5]所构成；以此类推。从图8也可以发现，选择信号GRP-CTRL-L为”0”所选择的时脉信号组，跟选择信号GRP-CTRL-L为”1 ”所选择的时脉信号组，两者部分重叠有两个时脉信号:PH[2]与PH[3]。图8同时也定义了每个6对I多工器的输出与输入。举例来说，提供中继信号CLKL[O]的6对I多工器，其6个输入将分别是PH[O]、PH[2]、PH[4]、PH [6], PH [8], PH [10] ο
[0062]举例来说，要实现图3中的结果，图6中的选择信号GRP-CTRL-L会是” 3”;中继信号CLKL[3:0]由时脉信号PH[6]、PH[7]、PH[8]与PH[9]所构成；输出电路NDQ-TX-0以中继信号CLKL[2]，也就是PH[8]作为参考时脉；输出电路NDQ-TX-1以中继信号CLKL[0]，也就是PH [6]作为参考时脉。
[0063]图9显示集成电路60中所进行的信号处理方法，其可以通过先前针对图6的集成电路60的教导与说明而得知，故不再累述。
[0064]图4中每个输出电路都从14个时脉信号PH[13:0]中选择一个作为参考时脉；图6中的输出电路NDQ-TX-O至NDQ-TX-7，每一个都从四个中继信号CLKL[3:0]中择一，来作为参考时脉。图6可以这样做的理由，是同一个数据字节中的数据比特，其到达接收器的信号传递延迟时间并不会差太多。所以，在传送器采用不同相位的时脉信号进行抗偏移时，所应采用的时脉信号的相位，彼此之间也不会差太多。因此，图6中的集成电路60先以群组选择电路64L选出多个相位相邻(也就是差不多)的时脉信号，作为中继信号CLKL[3:0]；然后每一个输出电路(NDQ-TX-0至NDQ-TX-7)才从中继信