基于纯差分信号的mipi dsi/csi-2接收器系统的制作方法
【专利说明】
【背景技术】
[0001]一些现代数据接口可以在不同时间以不同的模式携带数据信号。例如，在数字照相机接口中，根据移动行业处理器接口(MIPI)显示接口(DSI)/相机串行接口-2(CS1-2)规范，低功率(LP)模式单端信号和高速(HS)模式差分信号可以在不同时间通过MIPI DSI/CS1-2接口总线线路携带。这可以允许接口在省电和高速之间调节权衡。
[0002]通常，为了实现协议层解码，两个LP模式信号和HS模式信号需要从输入线转换以允许并行和独立方式信号处理组合，用于协议解码，但在不同时间承载不同模式信号的数据接口需要不同的总线负载或终止。装载和处理这些要求向整体的接口硬件增加了复杂性。
[0003]因此，存在需要兼容于像标准MIPI DSI/CS1-2的改进数据接口，其可提供正确的总线负载和信号处理，同时降低整体的硬件复杂性。
【附图说明】
[0004]图1示出根据本公开实施例的电路的简化框图。
[0005]图2示出根据本公开实施例的电路的简化框图。
[0006]图3示出根据本公开实施例的电路的简化框图。
[0007]图4示出根据本公开实施例的方法。
[0008]图5示出根据本公开实施例使用的MIPI DSI/CS1-2接口信号的简化定时图。
[0009]图6示出根据本公开实施例使用的MIPI DSI/CS1-2接口信号的简化定时图。
【具体实施方式】
[0010]根据本MIPI CS1-2规范，使用两个信令模式:低功率(LP)模式和高速(HS)模式。
[0011]如图5所示，LP模式是一种单端推挽摆率有限CMOS接口，采用例如1.2伏的电源。LP模式具有自时钟接口，具有1Mbps的最大信号速率。
[0012]HS模式是差分电压模式，需要在接收侧的分裂终端和发送侧的后端。HS模式是源同步双数据速率(DDR)接口，具有IGbps的最大信号速率。
[0013]LP模式信号具有更高的/更宽的电压摆幅/范围，最小和最大之间1.2伏。LP模式可主要用于控制信号，告诉接收端何时启用/禁用HS模式相关电路/逻辑，启用/禁用逃生低功耗模式等…
[0014]在LP模式下的信号不总是差分。对于任何线(例如，RXCLK+和RXCLK-)，LP模式信号可以是00/01/10/11。
[0015]HS模式信号具有较低的/较窄的电压摆幅/范围，最小和最大之间?200mV，以及?200mV的VCM(共模电压)。HS模式信号可用于高速数据传输。在HS模式中的信号例如对于RXCLK+和RXCLK-总是差分，HS模式信号可是仅01/10。
[0016]根据图1的实施例，电路100可以包括分离器120、控制器130和终止110。分离器120可以基于在多条输入线上接收的多个输入信号(RXCLK+、RXCLK-、RXDATA0+、RXDATA0-、RXDATAI+、RXDATA1-)生成多个输出信号(HSCLK+、HSCLK-、HSDATAO+、HSDATAO-、HSDATAI+、HSDATA1-、LPCLK+、LPCLK-、LPDATAO+、LPDATAO-、LPDATA1+、LPDATA1-)，其中至少一个输入信号(RXCLK+、RXCLK-, RXDATAO+、RXDATAO-、RXDATA1+、RXDATA1-)在不同的时间具有一个以上的不同模式，以及输出信号可以包括基于输入信号的信号对相对彼此的比较而产生的输入信号输出信号(HSCLK+、HSCLK-、HSDATAO+、HSDATAO-、HSDATA1+、HSDATA1-)和基于第二组的每个信号与预定阈值电压(Vu^f)的比较而产生的第二组输出信号(LPCLK+、LPCLK-、LPDATAO+、LPDATAO-、LPDATA1+、LPDATA1-)。控制器 130 可基于第二组输出信号(LPCLK+、LPCLK-, LPDATAO+, LPDATAO-、LPDATA1+、LPDATA1-)确定输入信号(RXCLK+、RXCLK-, RXDATAO+, RXDATAO-, RXDATA1+、RXDATA1-)是否是在一个以上的不同模式中的一个，以产生一个或多个控制信号(Controll、Control2、Control3，...)。终端110可基于所述一个或多个控制信号(Controll、Control2、Control3，...)将负载连接到每个输入线路。
[0017]多个不同的模式可以包括用于发射数据的高速差分信号模式和低功率单端信号模式，如在MIPI DSI/CS1-2规范中规定的。根据上述的实施例中，电路100可自动地在输入线的信号的不同模式期间向输入线自动提供适当的负载。
[0018]在所示的实施例中，3对输入信号线用于信号处理的接口，2条时钟线(RXCLK+、RXCLK-)，4 条数据线(RXDATAO+、RXDATAO-, RXDATA1+、RXDATA1-)。但是，如根据各种接口协议需要，可以使用其他的输入信号线。
[0019]根据一个实施例，电路100可以包括解码器140，其可仅解码第一组输出信号(HSCLK+、HSCLK-、HSDATAO+、HSDATAO-、HSDATA1+、HSDATA1-)来确定多个输入信号的多个不同的模式中的一个中多个数据段的开始和结束。
[0020]该一个或多个控制信号(Controll，Control2，Control3，...)可以控制终端110，以连接或断开负载到每个输入线，这取决于输入信号处于多于一个的不同模式中的哪一个。
[0021]当输入信号是差分信号模式时，该一个或多个控制信号(Controll，Control2，Control3,...)可以控制终端110以将负载连接到每个输入线。例如，当输入信号是HS模式时，该负载连接到输入线。
[0022]当输入信号不是单端信号模式时，该一个或多个控制信号(Controll，Control2，Control3,...)可以控制终端110以将负载连接到每个输入线。例如，当输入信号不是在LP模式下时，该负载连接到输入线。
[0023]当输入信号是单端信号模式时，该一个或多个控制信号(Controll，Control2，Contro13,...)可以控制终端110以断开负载到每个输入线。例如，当输入信号在LP模式时，断开负载与输入线。
[0024]该分离器120可以包括多个比较器(122.1-122.9)。该分离器120可以转换并将输入信号(RXCLK+、RXCLK-, RXDATAO+, RXDATAO-, RXDATA1+、RXDATA1-)分离成第一组中的HS 模式纯差分信号(HSCLK+、HSCLK-、HSDATA0+、HSDATA0-、HSDATA1+、HSDATA1_)和第二组中的 LP 模式纯单端信号(LPCLK+、LPCLK-, LPDATAO+, LPDATAO-, LPDATA1+、LPDATA1-)。
[0025]比较器(122.1-122.9)可各自包括一些预定的滞后，以当输入差分不够高时防止比较器(122.1-122.9)切换状态。这对比较器(122.1-122.3)特别重要，用于产生第一组(HSCLK+、HSCLK-、HSDATAO+、HSDATAO-、HSDATA1+、HSDATA1-)，因为这些比较器(122.1-122.3)可以在所有时间打开，而在LP模式期间，输入信号(RXCLK+、RXCLK-、RXDATAO+、RXDATAO-、RXDATA1+、RXDATA1-)可不是差分信号对。这可以防止比较器(122.1-122.3)为第一组产生随机无效数据(HSCLK+、HSCLK-, HSDATAO+, HSDATAO-,HSDATA1+、HSDATA1-)，从而在输入信号(RXCLK+、RXCLK-, RXDATAO+, RXDATAO-, RXDATA1+、RXDATA1-)的 LP 模式期间稳定第一组(HSCLK+、HSCLK-, HSDATAO+, HSDATAO-, HSDATA1+、HSDATA1-)。
[0026]其中三个比较器(122.1-1