一种高速差分信号线等长匹配的设计方法
【技术领域】
[0001]本发明涉及服务器主板研发技术领域，特别涉及一种高速差分信号线等长匹配的设计方法。
【背景技术】
[0002]差分传输是一种信号传输的技术，它是用一个数值来表示两个物理量之间的差异。通俗地说，就是驱动端发送两个等值、反相的信号，信号接收端比较这两个电压的差值来判断发送端发送的是逻辑O还是逻辑I。
[0003]区别于传统的一根信号线一根地线的做法，差分传输在两根差分信号线上都传输信号，这两根差分信号线上的信号振幅相等，相位相反。在这两根线上的传输的信号就是差分信号。差分信号的信号源和信号接收端距离越远，他们局部地的电压值之间有差异的可能性就越大。
[0004]通常，差分信号也是高速信号，所以高速设计规则通常也都适用于差分信号的布线，特别是设计传输线这样的信号线时更是如此。这就意味着技术人员必须非常谨慎地设计信号线的布线，以确保信号线的特征阻抗沿信号线各处连续并且保持一个常数。
[0005]在差分线对的布局布线过程中，我们希望差分线对中的两个PCB线完全一致。这就意味着，在实际应用中应该尽最大的努力来确保差分线对中的PCB线具有完全一样的阻抗并且布线的长度也完全一致。差分PCB线通常总是成对布线，而且它们之间的距离沿线对的方向在任意位置都保持为一个常数不变。通常情况下，差分信号线对的布局布线总是尽可能地靠近。
[0006]伴随着云计算的到来，服务器的发展迅速崛起，在服务器的设计中，信号速率越来越高，高速信号对主板的空间设计需求也在不断提升。
[0007]尤其是在高速差分信号线设计中，随着信号速率的提升，差分线不等长会导致信号相位不匹配，相位误差带来的危害便是共模电压噪声，正常的差分走线的共模电压为0，出现相位误差后会使得共模电压噪声增大，长距离的相位误差不尽快补偿回来的话，会引起共模电压噪声的积累。
[0008]在实际设计中，经常会在BGA出pin和进pin端产生不可避免的相位差异。同时，如附图1现有技术高速差分信号线等长绕线补偿layout示意图所示，由于该区域的空间通常较小，等长绕线又会使得空间更为紧张。同时，为避免高速差分信号线不等长导致的信号相位不匹配，在高速线拓扑结构中，layout设计人员需将高速差分信号线路径上每个负载端前后，甚至每个via前后都要做到等长匹配。layout设计人员会经常在走线空间和等长绕线中做取舍，会耗费大量时间。
[0009]因此，为满足客户需求，对研发人员来说，在设计质量和研发周期上都存在很大的挑战。
[0010]为规避上述layout绕线设计问题，本发明提出了一种高速差分信号线等长匹配的设计方法。在电路设计中在电路设计中，可以解决因相位不匹配而造成的绕线问题，避免layout人员的绕线时间，缩短了产品设计周期，同时节省布线空间。
【发明内容】
[0011]本发明为了弥补现有技术的缺陷，提供了一种简单，合理，有效的高速差分信号线等长匹配的设计方法。
[0012]本发明是通过如下技术方案实现的:
一种高速差分信号线等长匹配的设计方法，其特征在于:针对layout走线完成的高速差分信号线走，确定高速差分信号线走线长度不匹配的集中区域，然后在高速差分信号线等长不匹配的集中区域连接相位补偿电路，使高速差分信号线上的信号相位匹配，避免不必要的绕线和相位误差造成的共模噪声的积累。
[0013]所述高速差分信号线走线长度不匹配的集中区域包括BGA出pin端和进pin端。
[0014]所述相位补偿电路包括放大器，电阻R1，电容C和电阻Rf，所述电阻R1，电容C连接到放大器的反向输入端，电阻Rf连接放大器的反向输入端和输出端，所述电容C和放大器的正向输入端接地。
[0015]所述相位补偿电路为一放大器芯片，所述放大芯片通过电容C控制信号相位差大小。
[0016]本发明的有益效果是:该高速差分信号线等长匹配的设计方法，在高速差分信号线等长不匹配的集中区域增加相位补偿电路来实现相位补偿，显著减少了不必要的等长绕线相位误差造成的共模噪声的积累，节省了布线空间，极大地减少了设计人员的绕线时间，提高了研发效率，降低了产品设计开发时间，缩短了研发周期。
【附图说明】
[0017]附图1为现有技术高速差分信号线等长绕线补偿layout示意图；
附图2为本发明高速差分信号线等长匹配的逻辑结构示意图；
附图3为本发明放大芯片中相位补偿电路示意图；
附图4为现有技术高速差分信号线等长绕线补偿的信号相位测试结果示意图；
附图5为本发明高速差分信号线等长匹配信号相位测试结果示意图。
【具体实施方式】
[0018]下面结合附图对本发明进行详细说明。
[0019]如附图2本发明高速差分信号线等长匹配的逻辑结构示意图所示，该高速差分信号线等长匹配的设计方法，针对layout走线完成的高速差分信号线走，确定高速差分信号线走线长度不匹配的集中区域，然后在高速差分信号线等长不匹配的集中区域连接相位补偿电路，使高速差分信号线上的信号相位匹配，避免不必要的绕线。
[0020]在BGA出pin端和进pin端不可避免的会产生相位差异，所述高速差分信号线走线长度不匹配的集中区域包括BGA出pin端和进pin端。
[0021]如附图3本发明放大芯片中相位补偿电路示意图所示，所述相位补偿电路包括放大器，电阻R1，电容C和电阻Rf，所述电阻R1，电容C连接到放大器的反向输入端，电阻Rf连接放大器的反向输入端和输出端，所述电容C和放大器的正向输入端接地。
[0022]所述相位补偿电路为一放大器芯片，所述放大芯片通过电容C控制信号相位差大小。
[0023]分别测试现有技术高速差分信号线等长绕线补偿的电路信号和本发明高速差分信号线等长匹配的电路信号，高速差分信号线上的信号相位测试结果分别如附图4和附图5所示。对比附图4和附图5可以看出，高速差分信号线上增加了相位补偿电路后，信号的相位误差消失，没有产生相位误差也就不会造成共模电压噪声的积累。本发明高速差分信号线等长匹配的设计方法的最终输出端得到共模电压为0，无相位误差的信号。本发明高速差分信号线等长匹配的设计方法既解决了布线空间有限的问题，又使最终输出端得到了相位匹配的信号。
[0024]该高速差分信号线等长匹配的设计方法，在高速差分信号线等长不匹配的集中区域增加相位补偿电路来实现相位补偿，显著减少了不必要的等长绕线，节省了布线空间，极大地减少了设计人员的绕线时间，提高了研发效率，降低了产品设计开发时间，缩短了研发周期。
【主权项】
1.一种高速差分信号线等长匹配的设计方法，其特征在于:针对layout走线完成的高速差分信号线走，确定高速差分信号线走线长度不匹配的集中区域，然后在高速差分信号线等长不匹配的集中区域连接相位补偿电路，使高速差分信号线上的信号相位匹配，避免不必要的绕线和相位误差造成的共模噪声的积累。2.根据权利要求1所述的高速差分信号线等长匹配的设计方法，其特征在于:所述高速差分信号线走线长度不匹配的集中区域包括BGA出pin端和进pin端。3.根据权利要求1所述的高速差分信号线等长匹配的设计方法，其特征在于:所述相位补偿电路包括放大器，电阻Rl，电容C和电阻Rf，所述电阻Rl，电容C连接到放大器的反向输入端，电阻Rf连接放大器的反向输入端和输出端，所述电容C和放大器的正向输入端接地。4.根据权利要求3所述的高速差分信号线等长匹配的设计方法，其特征在于:所述相位补偿电路为一放大器芯片，所述放大芯片通过电容C控制信号相位差大小。
【专利摘要】本发明特别涉及一种高速差分信号线等长匹配的设计方法。该高速差分信号线等长匹配的设计方法，针对layout走线完成的高速差分信号线走，确定高速差分信号线走线长度不匹配的集中区域，然后在高速差分信号线等长不匹配的集中区域连接相位补偿电路，使高速差分信号线上的信号相位匹配，避免不必要的绕线。该高速差分信号线等长匹配的设计方法，在高速差分信号线等长不匹配的集中区域增加相位补偿电路来实现相位补偿，显著减少了不必要的等长绕线相位误差造成的共模噪声的积累，节省了布线空间，极大地减少了设计人员的绕线时间，提高了研发效率，降低了产品设计开发时间，缩短了研发周期。
【IPC分类】G06F17/50
【公开号】CN105045960
【申请号】CN201510354503
【发明人】李永翠, 王林
【申请人】浪潮电子信息产业股份有限公司
【公开日】2015年11月11日
【申请日】2015年6月24日