并行数据变为一路采样率为fs= 225MHz的数字信号Z1 (η)。
[0026]在图4所示精时延调整模块中，FPGA中设置的循环写地址产生电路生成O?4095循环的写地址值Wr_Addr，多相滤波抽取模块输出的信号Z1 (η)按Wr_Addr地址值写入双端口 RAM对应地址的存储单元。循环读地址产生电路使用写地址值Wr_Addr和输入的粗时延控制值N1产生读地址Rd_Addr，产生算法为Rd_Addr = Wr_Addr_N i，双端口 RAM按Rd_Addr值输出对应存储单元的值。例如图中示，当Wr_Addr = 4095，Ni= 2048时，Rd_Addr=2047，写入双端P RAM的值为Z1 (η)，双端P RAM输出的S1 (n) = Z1 (η-2048)。S1 (η)相对于Z1 (η)延时了 2048个Clk_div钟周期Ts= 4.44ns。粗时延调整模块的最大调整时延范围是 4096*TS= 18.2uso
[0027]在以上实施实例的说明中，多相下变频滤波抽取模块、时延估计模块、时延分解模块、后续信号处理模块等是本发明应用中必需经过的信号处理模块，仅用于帮助理解本发明的方法而不影响本发明时延调整方法的本质。
[0028]同时，对于本领域的一般技术人员，依据本发明的思想，在【具体实施方式】及应用范围上均会有改变之处，综上所述，本说明书实施实例的内容不应理解为对本发明的限制。
【主权项】
1.一种多路宽带接收信号时延的调整方法，其特征在于包括如下步骤:在宽带信号射频采样时延电路中，将来自天线的射频输入信号和射频采样时钟的时延差分解为粗细两级，分别对数字下变频后的基带信号与模数转换AD采样信号实施粗细时延差调整；先将来自天线或阵元1、阵元2的射频输入信号X1 (t)、x2(t)和射频采样时钟Clk_R通过模数转换器ADC进行模数转换，再把输出的射频采样信号X1 (η)、χ2 (η)送入现场可编程阵列FPGA中的串并行转换ISerdes模块，两个ISerdes模块分别将射频采样率为fR的高速率串行的射频采样信号X1 (η)和X2 (η)转换成D路并行的基带采样率为fs= f R/D的低速率数字信号xlp (n)、X2p (η);设置在FPGA中的精时延调整模块采用三级并行缓冲寄存器，使用基带采样率为fs的时钟Clk_div依次对上述D路并行数字信号延迟，从三级并行缓冲寄存器中输出按fR速率采样得到的信号序列的3*D个数据；在两路3*D个数据中分别选择第M 1、M2个数据，按顺序对低速率数字信号χ1ρ (η)、χ2ρ (η)进行精时延，得到相对于Xlp (η)、χ2ρ(η)分别延迟了 M1J2个射频采样时钟周期T R= 1/f啲D路并行数据y lp(n)、y2p(n);再用两个多相下变频滤波抽取模块分别对输入的D路并行数据ylp(n)、y2p(n)进行多相滤波求和，将两路并行数据变为基带采样率为fs的数字信号z Jn)、Z2(n);最后通过两个粗时延调整模块分别对Z1(Ii)、Z2 (η)延时Np N2个基带采样时钟周期T s，输出第一、第二天线或阵元经过延时调整后的信号S1 (n) S2(η);时延估计模块对输入的S1OihS2(Ii)进行信号相关，求出的天线或阵元I和2之间的时延差τ，经时延分解模块分解成控制两个粗时延调整模块调整粗时延周期Ts的个数N n N2,以及控制精时延调整模块调整精时延周期Tr的个数Mp M2，通过调整补偿上述多个天线或阵元接收的宽带信号的时延差，使多路宽带接收信号基带波形在时域对齐；经过精时延、粗时延调整后的信号一^!!)、S2(η)送后继信号处理模块继续处理，其中，DjpM2Jp N2为自然数。2.如权利要求1所述的多路宽带接收信号时延的调整方法，其特征在于:低速率并行数字信号 Xip (n) = X1 (η-ρ)，其中 P = 0，1，2......D_l，fR= D*fs，η 为自然数。3.如权利要求1所述的多路宽带接收信号时延的调整方法，其特征在于:基带采样率为fs的数字信号ζ Jnhz2(Ii)延时Np N2个基带采样时钟周期Ts= l/fs=D*TR。4.如权利要求1所述的多路宽带接收信号时延的调整方法，其特征在于:射频采样时钟周期 Tr= 1/f D 路数据 Y lp(n) = X(I1-M1-P), η = O, I, 2......D_l。5.如权利要求1所述的多路宽带接收信号时延的调整方法，其特征在于:现场可编程阵列FPGA中两个串并行转换模块，即ISerdes模块将射频采样率fR的高速率串行的射频采样信号X1 (n)、X2 (η)转换成D = 8路基带采样率匕的低速率并行数字信号χ1ρ (η)=X1 (η-ρ)、χ2ρ (η) = x2 (η-ρ), ρ = O, I,......7。6.如权利要求5所述的多路宽带接收信号时延的调整方法，其特征在于:FPGA中两个精时延调整模块将χ1ρ(η) ,χ2ρ(η)分别延时吣為个射频采样时钟周期Tr= 1/f R，输出ylp(n)=Yi (η-ρ)、y2p (η) = y2 (η-ρ)，ρ = 0，1，......7。7.如权利要求6所述的多路宽带接收信号时延的调整方法，其特征在于:两个多相下变频滤波抽取模块对输入的数据ylp(n)、y2p(n)分别实行多相滤波求和，分别使数路并行数据变为I路采样率为fs的数字信号z Jnhz2 (η);最后粗时延调整模块对21(11)、22(11)分别延时Np N2个基带采样率Sf s时钟周期Ts= 1/f s= 4.44ns，输出经过延时调整后的信号S1(n)、S2(η) ο8.如权利要求1所述的多路宽带接收信号时延的调整方法，其特征在于:模数转换器ADC在射频采样时钟Clk_R驱动下对X1⑴采样，ADC输出的X1 (η)的采样率为Clk_R的频率fRO9.如权利要求1所述的多路宽带接收信号时延的调整方法，其特征在于:数个延时寄存器Z 1每经过对应的数个Clk_R时钟周期寄存一组新的X , (η)采样值，再由对应的数个抽取模块抽取输出Xi (n)、Xi (η-1)、......Xi (η-7)…是ISerdes模块将Xi (η)转换成的对应的数路采样率为fs= 225MHz的并行低速率数字信号。10.如权利要求1所述的多路宽带接收信号时延的调整方法，其特征在于:在精时延调整模块中，FPGA中设置循环写地址产生电路生成O?4095循环的写地址值Wr_Addr，多相滤波抽取模块输出的信号Z1 (η)按Wr_Addr地址值写入双端口 RAM对应地址的存储单元。
【专利摘要】本发明提出了一种多路宽带接收信号时延的调整方法。利用本发明可以解决大时延条件下宽带信号基带波形的时间对齐问题。本发明通过下述技术方案实现：将时延差分解为粗细两级，分别对数字下变频后的基带信号与模数转换AD采样信号实施粗细时延差调整；射频输入信号和射频采样时钟模数转换后送入串并行转换ISerdes模块转换成D路并行的低速率数字信号；通过精时延调整模块延迟得到信号序列的3*D个数据和D路并行数据；再经多相下变频滤波抽取模块多相滤波求和变为数字信号；输出第一、第二天线或阵元延时调整后的信号经时延分解模块分解成控制两个粗、精时延调整模块延周期的个数，调整补偿天线或阵元接收的宽带信号的时延差，在时域对齐多路宽带接收信号基带波形。
【IPC分类】H04B1/7183, H04B7/08
【公开号】CN105024745
【申请号】CN201510290321
【发明人】赵卫东, 晏辉, 徐茂格, 冯林高
【申请人】中国电子科技集团公司第十研究所
【公开日】2015年11月4日
【申请日】2015年5月31日