一种dpd系统的制作方法
【技术领域】
[0001] 本发明涉及通信技术领域，尤其涉及一种Dro系统。
【背景技术】
[0002] 现有DPD(DigitalPreDistortion，数字预失真）技术中，由于DPD的 LUT(Look-Up-Table，查找表）表信息的分布采用均匀量化分布，因此LUT表地址的查找一 般都采用均匀量化技术。
[0003] 对于Dro系统，如果是基于记忆多项式模型，对信号的预失真处理的数学模型为：
[0007] 公式⑴中，rn,"= |x(n-m)I表示输入信号的幅度，Q( ?)是量化因子；公式（2) 中，wm,q,m=I. . .M,q=I. . .Q是DPD自适应滤波计算得到的DF1D系数。
[0008] 由此可知，LUT表的输入地址是根据输入信号量化后的幅度Q('J来决定的，即， 根据输入信号幅度|x(n-m)I为索引查找LUT表得到DH)系数，该DH)系数在公式（1)中表 示为LUlUlxOi-m) |)。相应地，在进行DH)系数更新时，根据输入信号幅度|x(n-m)I为索 引存入DH)系数。
[0009] 然而，现有技术一般适应于单频段DH)系统，单频段系统针对某一个频段进行设 计，单频段的LUT表地址是直接对信号幅度截位得到，不适合用于多频段DH)系统。
【发明内容】
[0010] 本发明实施例提供一种Dro系统，用以通过生成适用于多频段的查找表地址，进 而实现多频段的Dro处理。
[0011] 本发明实施例提供的一种Dro系统，包括：查表单元和Dro处理单元，所述查表单 元包括：第一至第四地址转换表、第一至第N查找表以及Dro系数合并模块；其中，第一至 第N查找表为多频段查找表，N= 2M，M为记忆深度，M为正整数；
[0012] 第一地址转换表，用于根据第一频段的第一路信号的幅度值对应的第一长度的比 特序列得到对应的第二长度的第一比特序列，其中，所述第一长度大于第二长度；第二地址 转换表，用于根据第二频段的第一路信号的幅度值对应的第一长度的比特序列，得到对应 的第二长度的第二比特序列；
[0013] 第三地址转换表，用于根据第一频段的第二路信号的幅度值对应的第一长度的比 特序列，得到对应的第二长度的第三比特序列，所述第一频段的第二路信号是对所述第一 频段的第一路信号延时后得到的；
[0014] 第四地址转换表，用于根据第二频段的第二路信号的幅度值对应的第一长度的比 特序列，得到对应的第二长度的第四比特序列，所述第二频段的第二路信号是对所述第二 频段的第一路信号延时后得到的；
[0015] 所述第一至第N查找表中的第i查找表，用于根据第一频段的一路信号对应的第 二长度的比特序列以及第二频段的一路信号对应的第二长度的比特序列合并得到第i查 表地址，根据所述第i查表地址查找第iDH)系数，I<i<N;
[0016] Dro系数合并模块，用于将所述第一至第NDro系数处理得到一个Dro系数；
[0017] Dro处理单元，用于根据所述Dro系数处理模块处理得到的Dro系数对所述第一频 段的信号进行Dro处理。
[0018] 较佳地，M=I;
[0019] 第一查找表，具体用于根据所述第一比特序列和所述第二比特序列构成的第一查 表地址查找第一Dro系数；其中，按照比特位从高到低的顺序，所述第一查表地址包括第一 比特序列和所述第二比特序列；
[0020] 第二查找表，具体用于根据所述第三比特序列和所述第四比特序列构成的第二查 表地址查找第二Dro系数；其中，按照比特位从高到低的顺序，所述第二查表地址包括第三 比特序列和所述第四比特序列。
[0021] 较佳地，M= 2;
[0022] 第一查找表，具体用于根据所述第一比特序列和所述第二比特序列构成的第一查 表地址查找第一Dro系数；其中，按照比特位从高到低的顺序，所述第一查表地址包括第一 比特序列和所述第二比特序列；
[0023] 第二查找表，具体用于根据所述第一比特序列和所述第二比特序列构成的第二查 表地址查找第二Dro系数；其中，按照比特位从高到低的顺序，所述第二查表地址包括所述 第一比特序列和所述第二比特序列；
[0024] 第三查找表，具体用于根据所述第三比特序列和所述第四比特序列构成的第三查 表地址查找第三Dro系数；其中，按照比特位从高到低的顺序，所述第三查表地址包括所述 第三比特序列和所述第四比特序列；
[0025] 第四查找表，具体用于根据所述第三比特序列和所述第四比特序列构成的第四查 表地址查找第四Dro系数；其中，按照比特位从高到低的顺序，所述第四查表地址包括所述 第三比特序列和所述第四比特序列。
[0026] 较佳地，还包括截位单元；所述截位单元用于：
[0027] 对所述第一频段的第一路信号、第一频段的第二路信号、第二频段的第一路信号 以及第二频段的第二路信号的幅度值的比特序列进行截位，得到所述第一频段的第一路信 号、第一频段的第二路信号、第二频段的第一路信号以及第二频段的第二路信号的幅度值 对应的第一长度的比特序列。
[0028] 较佳地，所述截位单元具体用于：
[0029] 分别截去所述第一频段的第一路信号、第一频段的第二路信号、第二频段的第一 路信号以及第二频段的第二路信号的幅度值的比特序列的最高1比特和最低的3比特，得 到所述第一频段的第一路信号、第一频段的第二路信号、第二频段的第一路信号以及第二 频段的第二路信号的幅度值对应的第一长度的比特序列；所述第一长度的比特序列为11 比特。
[0030] 较佳地，在所述查表单元的第一频段信号的输入端和第二频段信号的输入端分别 设置有第一开关和第二开关；所述第一开关选择性连接第一触点和第二触点，所述第二开 关选择性连接第三触点和第四触点；
[0031] 当所述第一开关连接所述第一触点，所述第一频段信号被输入至第一频段的单频 段查找表；当所述第一开关连接第二触点，所述第一频段信号被输入至所述第一地址转换 表和所述第二地址转换表；
[0032] 当所述第二开关连接所述第三触点，所述第二频段信号被输入至第二频段的单频 段查找表；当所述第二开关连接第四触点，所述第二频段信号被输入至所述第三地址转换 表和所述第四地址转换表。
[0033] 较佳地，所述控制模块用于：
[0034] 若确定所述输入信号为第一频段的单频段信号，则控制所述第一开关连接所述第 一触点；
[0035] 若确定所述输入信号为第二频段的单频段信号，则控制所述第二开关连接所述第 三触点；
[0036] 若确定所述输入信号为多频段信号，则控制所述第一开关连接所述第二触点，且 所述第二开关连接所述第四触点。
[0037] 较佳地，所述第一至第四地址转换表中包括所述第一长度的比特序列与第二长度 的比特序列的对应关系，其中：
[0038] 所述第一长度的比特序列的取值范围被划分为大小相等的第一至第E子范围，所 述第二长度的比特序列的取值范围被划分为大小不等的第一至第E子范围；所述第一长度 的比特序列的取值范围的第j子范围与所述第二长度的比特序列的取值范围的第j子范围 一一对应，且，前者中的多个比特序列与后者中的一个比特序列相对应，E为大于1的整数， 1彡j彡E;或者
[0039] 所述第一长度的比特序列的取值范围被划分为大小不等的第一至第E子范围，将 所述第二长度的比特序列的取值范围被划分为大小相等的第一至第E子范围；所述第一长 度的比特序列的取值范围的第j子范围与所述第二长度的比特序列的取值范围的第j子范 围一一对应，且，前者中的多个比特序列与后者中的一个比特序列相对应，E为大于1的整 数，1彡j彡E。
[0040] 较佳地，E= 3 ;
[0041] 若所述第二长度的比特序列的取值范围按照比特序列取值从小到大的顺序被划 分为大小相等的第一至第三子范围，则第二子范围最小；或者
[0042] 若所述第一长度的比特序列的取值范围按照比特序列取值从小到大的顺序被划 分为第一至第三子范围，则第二子范围最大。
[0043] 较佳地，所述第一至第N查找表中的每个查找表中最多包含64X64个DH)系数， 所述第二长度为6比特，合并得到的第一至第N查表地址均为12比特。
[0044] 较佳地，所述第一频段为F频段，第二频段为A频段；或者，
[0045] 所述第一频段为A频段，第二频段为F频段。
[0046] 本发明实施例提供的DH)系统包括查表单元和DH)处理单元，所述查表单元包括： 第一至第四地址转换表、第一至第N查找表以及DH)系数合并模块；其中，N= 2M，M为记忆 深度。其中，第一至第四地址