br>[0129] 对Y2_D'取Ilbit幅度值，根据该Ilbit幅度值查地址转换表1得到6bit序列， 将该6bit序列作为A-LUTl的查找地址的低6比特位；
[0130] 按照比特位从高到低的顺序，FA-LUT2的查找地址包括第一比特序列和所述第二 比特序列。
[0131] 根据上述得到的FA-LUTl的查找地址和FA-LUT2的查找地址，分别查FA-LUTl和 FA-LUT2,得到两个Dro系数，并通过对两个Dro系数进行处理，得到一个Dro系数，用于F 频段信号进行Dro处理。
[0132] (2)在记忆深度为2的情况下，针对于双频段中的Dro处理过程（存在交叉项）
[0133] 图8为F频段和A频段记忆深度为2时DH)处理的架构示意图，该架构示出了F 频段和A频段记忆深度为2时F频段的DH)处理过程，其中，交叉项A通道提前1-taps。
[0134] 如图8所示，该架构包括：
[0135] ? 4个地址转换表，即地址转换表1、地址转换表2、地址转换表3和地址转换表4 ;
[0136] ? 4 个查找表，SPFA_LUT_1、FA_LUT_2、FA_LUT_3、FA_LUT_4 ;其中，FA_LUT_1 和 FA_LUT_2为F频段的记忆项查找表，FA_LUT_3和FA_LUT_4为F频段的交叉项查找表。FA_ LUT_1是基于第一模型对F_LUT和A_LUT中的DH)系数进行处理得到的；FA_LUT_2是基于 第二模型对F_LUT和A_LUT中的DH)系数进行处理得到的；FA_LUT_3是基于第三模型对F_ LUT和A_LUT中的DH)系数进行处理得到的；FA_LUT_4是基于第四模型对F_LUT和A_LUT 中的DH)系数进行处理得到的。
[0137] 本发明实施例中，查找表的个数N= 2*M，M为记忆深度。
[0138] 在采用该架构的情况下，下面以F频段为例介绍其处理过程，A频段的处理过程与 F频段类似。
[0139] 如图8中所示，Y1_D表示F频段信号，Y1_D'是Y1_D延时处理后的信号；
[0140] Y2_D表示A频段信号，Y2_D'是Y2_D延时处理后的信号。
[0141] 对Y1_D取Ilbit幅度值，根据该Ilbit幅度值查地址转换表1得到6bit序列，将 该6bit序列进行一次延时处理后，作为FA_LUT_1的查找地址的高6比特位；
[0142] 对Y2_D取Ilbit幅度值，根据该Ilbit幅度值查地址转换表1得到6bit序列，将 该6bit序列进行一次延时处理后，作为FA_LUT_1的查找地址的低6比特位；
[0143] 将上述高6比特位和低6比特位拼接成12比特地址，作为FA_LUT_1的查找地址。
[0144] 对Y1_D取Ilbit幅度值，根据该Ilbit幅度值查地址转换表1得到6bit序列，将 该6bit序列进行一次延时处理后，作为FA_LUT_3的查找地址的高6比特位；
[0145] 对Y2_D取Ilbit幅度值，根据该Ilbit幅度值查地址转换表1得到6bit序列，将 该6bit序列作为FA_LUT_3的查找地址的低6比特位；
[0146] 将上述高6比特位和低6比特位拼接成12比特地址，作为FA_LUT_3的查找地址。
[0147] 同理：
[0148] 对Y1_D'取Ilbit幅度值，根据该Ilbit幅度值查地址转换表1得到6bit序列， 将该6bit序列进行一次延时处理后，作为FA_LUT_2的查找地址的高6比特位；
[0149] 对Y2_D'取Ilbit幅度值，根据该Ilbit幅度值查地址转换表1得到6bit序列， 将该6bit序列进行一次延时处理后，作为FA_LUT_2的查找地址的低6比特位；
[0150] 将上述高6比特位和低6比特位拼接成12比特地址，作为FA_LUT_2的查找地址。
[0151] 对Y1_D'取Ilbit幅度值，根据该Ilbit幅度值查地址转换表1得到6bit序列， 将该6bit序列进行一次延时处理后，作为FA_LUT_4的查找地址的高6比特位；
[0152] 对Y2_D'取Ilbit幅度值，根据该Ilbit幅度值查地址转换表1得到6bit序列， 将该6bit序列作为FA_LUT_4的查找地址的低6比特位；
[0153] 将上述高6比特位和低6比特位拼接成12比特地址，作为FA_LUT_4的查找地址。
[0154] 根据上述得到的FA_LUT_1的查找地址、FA_LUT_2的查找地址、FA_LUT_3的查找 地址和FA_LUT_4的查找地址，分别查FA_LUT_1、FA_LUT_2、FA_LUT_3、FA_LUT_4,得到四个 Dro系数，并通过对四个Dro系数进行处理，得到一个Dro系数，用于F频段信号进行Dro处 理。优选地，为使本发明实施例中图1提供的Dro系统的结构不仅适用多频段的Dro处理， 也适用于单频段的Dro处理，在所述查表单元的第一频段信号的输入端和第二频段信号的 输入端分别设置有第一开关和第二开关。
[0155] 图9所示，为本发明实施例提供的另一种Dro系统的结构示意图。所述第一开关 选择性连接触点1和触点2,所述第二开关选择性连接触点3和触点4。当所述第一开关连 接所述触点1，所述第一频段信号被输入至所述第一频段信号被输入至第一频段的单频段 查找表；当所述第一开关连接触点2,所述第一频段信号被输入至所述第一地址转换表和 所述第二地址转换表；当所述第二开关连接所述触点3,所述第二频段信号被输入至第二 频段的单频段查找表；当所述第二开关连接触点4,所述第二频段信号被输入至所述第三 地址转换表和所述第四地址转换表。
[0156] 具体地，若待处理的信号为单频段信号，则将第一开关连接触点1且第二开关连 接触点3,从而使得单频段信号的情况下，无需经过地址转换表的处理，而直接根据信号的 幅度值对第一频段的单频段查找表或第二频段的单频段查找表进行查找，得到DH)系数， 进而完成DH)处理；若待处理的信号为多频段信号，则将第一开关连接触点2且第二开关连 接触点4,从而使得多频段信号的情况下，需经过地址转换表的处理，生成相应的查找地址 后，根据查找地址得到Dro系数，进而完成Dro处理。采用本发明实施例所述的方案之后， 增加2D-DH)的一级交叉项目，只需要增加一级LUT表，无需增加乘法器，很大的程度上节省 了乘法器的数量。增加一级交叉项目，只需要增加一级LUT表，无需增加地址转换表，从而 为2D-DH)的灵活扩展奠定了基础。
[0157] 从上述内容可以看出：
[0158] 本发明实施例提供的Dro系统包括查表单元和Dro处理单元，所述查表单元包括： 第一至第四地址转换表、第一至第N查找表以及Dro系数合并模块；其中，N= 2M，M为记忆 深度。其中，第一至第四地址转换表分别根据不同频段信号的幅度值所对应的比特序列得 到比特位数更少的比特序列；第一至第N查找表分别根据第一至第四地址转换表得到的比 特序列中的两个比特序列合并得到第一至第N查表地址，根据所述第一至第N查表地址查 找第一至第NDro系数；Dro系数合并模块将所述第一至第NDro系数处理得到一个Dro系 数，从而使Dro处理单元能够根据所述Dro系数处理模块处理得到的Dro系数对所述第一 频段的信号进行Dro处理。由于本发明实施例根据四个地址转换表得到N个查找地址，从 而根据N个查找地址获得查找表中的N个Dro系数，并根据N个Dro系数得到最终的DPD 系数，用于对信号进行处理，从而针对多频段Dro系统提供了一种查找地址的生成方案，进 而实现了多频段的Dro处理。
[0159] 本领域内的技术人员应明白，本发明的实施例可提供为方法、或计算机程序产品。 因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的 形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存 储介质（包括但不限于磁盘存储器、CD-ROM、光学存储器等）上实施的计算机程序产品的形 式。
[0160] 本发明是参照根据本发明实施例的方法、设备（系统）、和计算机程序产品的流程 图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一 流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算 机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理 器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生 用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能 的装置。
[0161] 这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特 定方式工作的计