转换表分别根据不同频段信号的幅度值所对应的比特序列得 到比特位数更少的比特序列；第一至第N查找表分别根据第一至第四地址转换表得到的比 特序列中的两个比特序列合并得到第一至第N查表地址，根据所述第一至第N查表地址查 找第一至第NDro系数；Dro系数合并模块将所述第一至第NDro系数处理得到一个Dro系 数，从而使Dro处理单元能够根据所述Dro系数处理模块处理得到的Dro系数对所述第一 频段的信号进行Dro处理。由于本发明实施例根据四个地址转换表得到N个查找地址，从 而根据N个查找地址获得查找表中的N个Dro系数，并根据N个Dro系数得到最终的DPD 系数，用于对信号进行处理，从而针对多频段Dro系统提供了一种查找地址的生成方案，进 而实现了多频段的Dro处理。
【附图说明】
[0047] 图1为本发明实施例提供的一种Dro系统的结构示意图；
[0048] 图2a-图2b为本发明实施例中多频段查找表的构建示意图；
[0049] 图3为本发明实施例非均匀量化的幅度原理设计示意图；
[0050] 图4a-图4b为本发明实施例F频段和A频段输入数值幅度对应的存储位置示意 图；
[0051] 图5所示为本发明实施例A频段LUTAMP(0~2048)对应LUT地址0~64示意 图；
[0052] 图6所示为本发明实施例根据地址转换表的输出得到的查找地址示意图；
[0053] 图7为本发明实施例F频段和A频段记忆深度为1时DH)处理的架构示意图；
[0054] 图8为本发明实施例F频段和A频段记忆深度为2时DH)处理的架构示意图；
[0055] 图9为本发明实施例提供的另一种DPD系统的结构示意图。
【具体实施方式】
[0056] 为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进 一步地详细描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施 例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的 所有其它实施例，都属于本发明保护的范围。
[0057] 图1为本发明实施例提供的一种DH)系统的结构示意图，该系统包括：查表单元 101和Dro处理单元102,所述查表单元101包括：第一至第四地址转换表、第一至第N查找 表以及Dro系数合并模块；其中，第一至第N查找表为多频段查找表，N= 2M，M为记忆深 度，取值为正整数。
[0058] 下面分别描述每个模块的功能：
[0059] 第一地址转换表，用于根据第一频段的第一路信号的幅度值对应的第一长度的比 特序列得到对应的第二长度的第一比特序列，其中，所述第一长度大于第二长度；
[0060] 第二地址转换表，用于根据第二频段的第一路信号的幅度值对应的第一长度的比 特序列，得到对应的第二长度的第二比特序列；
[0061] 第三地址转换表，用于根据第一频段的第二路信号的幅度值对应的第一长度的比 特序列，得到对应的第二长度的第三比特序列，所述第一频段的第二路信号是对所述第一 频段的第一路信号延时后得到的；
[0062] 第四地址转换表，用于根据第二频段的第二路信号的幅度值对应的第一长度的比 特序列，得到对应的第二长度的第四比特序列，所述第二频段的第二路信号是对所述第二 频段的第一路信号延时后得到的。
[0063] 所述第一至第N查找表中的第i查找表，用于根据第一频段的一路信号对应的第 二长度的比特序列以及第二频段的一路信号对应的第二长度的比特序列合并得到第i查 表地址，根据所述第i查表地址查找第iDH)系数，I<i<N;
[0064]Dro系数合并模块，用于将所述第一至第NDro系数处理得到一个Dro系数；
[0065]Dro处理单元102,用于根据所述Dro系数处理模块处理得到的Dro系数对所述第 一频段的信号进行Dro处理。
[0066] 由于本发明实施例根据四个地址转换表得到N个查找地址，从而根据N个查找地 址获得查找表中的N个Dro系数，并根据N个Dro系数得到最终的Dro系数，用于对信号进 行处理，从而针对多频段Dro系统提供了一种查找地址的生成方案，进而实现了多频段的 DPD处理。
[0067] 本发明实施例中第一频段和第二频段分别表示两种不同的频段。比如，第一频段 为F频段，第二频段为A频段；或者，第一频段为A频段，第二频段为F频段。本发明实施例 对此不做限制。
[0068] 下面第一频段为F频段、第二频段为A频段为例来介绍。
[0069] 如图2a-图2b所示，为本发明实施例中多频段查找表的构建示意图。
[0070] 本发明实施例中，F频段信号和A频段信号在整个动态范围内的幅度等级为64。 如图2a和图2b中所示，F_LUT表示F频段的查找表，A_LUT表示A频段的查找表，F_LUT是 根据对F频段的信号进行DH)训练得到的，A_LUT是根据对A频段的信号进行DH)训练得 到的。由于F频段信号和A频段信号在整个动态范围内的幅度等级为64,因此F_LUT和A_ LUT中均包含64个DH)系数。当记忆深度为1时，使用第一模型和第二模型分别对F_LUT 和A_LUT中的DH)系数进行处理，得到FA_LUT_1和FA_LUT_2。其中，第一模型和第二模型 均为不存在交叉项的模型。
[0071] 如图2a所示，根据第一模型，将A_LUT中编号为0的DH)系数分别与F_LUT中编 号为〇到编号为63的DH)系数进行运算，得到FA_LUT_1中编号为0到编号为63的DH)系 数，以此类推，可得到FA_LUT_1中编号为64到编号为4095的DH)系数。同理，如图2b所 示，可得到FA_LUT_2中编号为0到编号为4095的DH)系数。
[0072] 具体地，第一模型可以为：
[0074] {0 彡叫彡 63, 0 彡n2彡 63, 0 彡n彡 4095, 0 彡m彡 2}
[0075] 其中，Q表示最大非线性阶数，n= 11464+?;
[0076] Z1^ ut (n，m)为F_LUT中的DH)系数和A_LUT中的DH)系数的运算结果；
[0077] IyliLuT(Ii1)I为F_LUT中编号为Ii1的信号幅度；
[0078] Iy2,LUT(n2)I为A_LUT中编号为n2的信号幅度。
[0079] 第二模型可以为：
[0081] {0 彡n3彡 63, 0 彡n4彡 63, 0 彡p彡 4095, 0 彡q彡 2}
[0082] 其中，R表示最大非线性阶数，p=n3*64+n4;
[0083] z2』UT (p，q)为F_LUT中的DPD系数和A_LUT中的DPD系数的运算结果；
[0084]IY1ilutOi3)I为F_LUT中编号为n3的信号幅度；
[0085] |y2，LUT(n4)I*A_LUT中编号为n4的信号幅度。
[0086] 当记忆深度为2时，使用第一模型、第二模型、第三模型和第四模型分别对F_LUT 和A_LUT中的DPD系数进行处理，得到FA_LUT_1、FA_LUT_2、FA_LUT_3、FA_LUT_4。其中，第 一模型和第二模型均为不存在交叉项的模型，第三模型和第四模型均为不存在交叉项的模 型。其中，实现原理与记忆深度为1时得到FA_LUT的原理相同，在此不再赘述。
[0087] 同理，当记忆深度为2时，使用第一模型、第二模型、第三模型和第四模型分别对 A_LUT和F_LUT中的DPD系数进行处理，得到AF_LUT_1、AF_LUT_2、AF_LUT_3、AF_LUT_4。
[0088] 本发明实施例中的第一至第四地址转换表可以为四个相同的地址转换表，其中， 第一至第四地址转换表的输入的第一长度的信号的幅度值均为11个比特，得到对应的第 二长度的第一比特序列、第二比特序列、第三比特序列和第四比特序列均为6个比特，进而 根据第一比特序列、第二比特序列、第三比特序列和第四比特序列中的两个比特序列合并 得到第一至第N查表地址的长度均有12个比特，从而能够与第一至第N查找表中的4096 个结果相匹配。
[0089] 下面针对输入信号如何通过地址转换表转换为6bit的输出进行介绍。
[0090] 由于第一频段的第一路信号、第一频段的第二路信号、第二频段的第一路信号以 及第二频段的第二路信号的幅度值的比特序列为15比特，本发明实施例中首先通过截位 单元对所述第一频段的第一路信号、第一频段的第二路信号、第二频段的第一路信号以及 第二频段的第二路信号的幅度值的比特序列进行截位，得到所述第一频段的第一路信号、 第一频段的第二路信号、第二频段的第一路信号以及第二频段的第二路信号的幅度值对应 的第一长度的比特序