Chirp信号的脉冲压缩方法及其无线信号收发器的制造方法
【技术领域】
[0001] 本发明涉及CHIRP信号（线性调频信号）的脉冲压缩方法，以及基于该脉冲压缩 方法的无线信号收发器。
【背景技术】
[0002] CHIRP信号作为一种线性调频信号，用数学公式表示其瞬时频率为：
[0003] f (t) = f〇+st 0 < t < T
[0004] 其中，f。为CHIRP信号的起始频率，S表示其频率变化斜度，当S > 0时表示CHIRP 信号的频率在信号周期内为不断增加的，称为UP CHIRP(升序线性调频信号）；当S < 0 时表示CHIRP信号的频率在信号周期内为不断减低的，称为DOWN CHIRP (降序线性调频信 号）。从上式中可以看出任意时刻的瞬时频率与该时刻一一对应，这也是CHIRP信号的内在 规律。
[0005] 在CHIRP信号处理中，广泛使用DDL (色散延迟线）产生CHIRP信号并实现脉冲压 缩。传统的DDL(色散延迟线）采用SAW(声表面波）器件实现，一旦完成，其参数特征即被 确定而无法调整。若一个CHIRP信号BT值（B指带宽，T指周期）要求较高时，特别是T值 较大时，器件的制作成本变得很高，体积很大，不宜在现代通信系统中采用。现有的数字式 DDL实现方法通常采用数字滤波器的设计方法，会利用到DFT和IDFT两种变换算法，消耗大 量的机器计算周期时间资源，成本较高，且在T值较大时不宜实现。
【发明内容】
[0006] 本发明提出一种CHIRP信号的脉冲压缩方法，以解决现有技术中对CHIRP信号进 行脉冲压缩时计算周期长，需要对CHIRP信号进行同步，系统复杂和成本高的技术问题。
[0007] 本发明还提出基于上述CHIRP信号的脉冲压缩方法的无线信号收发器。
[0008] 本发明的CHIRP信号的脉冲压缩方法采用如下技术方案：本CHIRP信号的脉冲压 缩方法，设CHIRP信号为=C1, C2, C3,......Ck......CK，1彡k彡K，其中K为完成一次通信 所需要发送的CHIRP信号周期数；对周期Ck的脉冲压缩处理包括以下步骤：
[0009] Sl、分析取得瞬时信号中的所有瞬时频率分量，并分尚出每个瞬时频率分量对应 的幅度，得到各瞬时频率分量的幅度和相位；
[0010] S2、开辟存储空间Mn存放步骤Sl得到的各瞬时频率分量的幅度和相位；存储空间 Mn的位置顺序对应各瞬时频率分量的顺序；
[0011] S3、设瞬时频率分量fn在对应CHIRP周期中出现的相对时刻为tn，令瞬时频率分量 fn出现的相对时刻tn距离瞬时频率分量fn所在周期结束的时间长度为T n，通过Tn = T_tn 计算得出Tn ;
[0012] S4、开辟另一存储空间Mt用于重新排列Ck中各个时刻的不同瞬时频率分量的幅 度，排列顺序以T n为参考，将每个瞬时频率分量fn的幅度值存放在Tn对应的存储空间Mt的 空间中，并将所有重置在存储空间M t的同一个空间中的瞬时频率分量的幅度置加在存储空 间Mt的一个空间中；
[0013] 其中，T为CHIRP信号周期，0彡η彡N。
[0014] 在上述步骤S3中，对所述Tn进行预先计算，并将计算得出的Tn与瞬时频率分量f n 幅度和相位数组对应存放在存储空间Mn中。
[0015] 本发明基于CHIRP信号的脉冲压缩方法的无线信号收发器采用如下技术方案：基 于上述CHIRP信号的脉冲压缩方法的无线信号收发器，包括接口控制器、节电控制器、IQ调 制器、IQ解调器、带通滤波器及收发天线，
[0016] 还包括微处理器及FPGA ;所述微处理器分别与FPGA、接口控制器及节电控制器连 接；在上行链路中，FPGA经IQ调制器、带通滤波器与收发天线连接；在下行链路中，FPGA经 IQ解调器、带通滤波器与收发天线连接；
[0017] 所述微处理器与FPGA进行通信，实现双向数据传输和向FPGA发送控制指令；所述 FPGA用于发生CHIRP信号、对CHIRP信号进行脉冲压缩处理、MAC协议分析及MAC数据包合 成。
[0018] 在上述无线信号收发器中，所述FPGA包括CHIRP信号发生器、MAC协议分析器及 脉冲压缩处理器；微处理器分别与CHIRP信号发生器、MAC协议分析器及脉冲压缩处理器连 接；在上行链路中，CHIRP信号发生器经IQ调制器、带通滤波器与收发天线连接；在下行链 路中，脉冲压缩处理器经IQ解调器、带通滤波器与收发天线连接。
[0019] 在上述无线信号收发器中，所述无线信号收发器还包括设置在下行链路中的低噪 声放大器以及幅度检测电路；所述低噪声放大器与带通滤波器连接，用于放大所述带通滤 波器的输出信号；所述幅度检测电路用于检测低噪声放大器的输出幅度，并实现对低噪声 放大器的反馈增益控制。
[0020] 在CHIRP信号发生器中预设若干不同BT值的CHIRP信号发生模块，对应地在脉冲 压缩处理器中预设若干不同BT值的脉冲压缩模块，每个BT值对应的脉冲压缩模块内设有 UP CHIRP压缩算法和DOWN CHIRP压缩算法；所述微处理器及FPGA使用多个BT值组合同 时对输入的CHIRP信号实施脉冲压缩处理，由与实际CHIRP信号吻合的BT值的脉冲压缩模 块产生压缩脉冲。
[0021] 本发明的核心在于对CHIRP信号脉冲压缩处理的原理与现有技术不同：首先分析 瞬时信号中的所有频率分量，分离出每个频率分量对应的幅度。预先将存储空间单元按照 时间顺序编码，把每个时间点分析得到的频率分量和幅度按照CHIRP信号在任意时刻的瞬 时频率与该时刻一一对应这一内在规律存储并叠加到对应时间点的存储单元中。当完整的 CHIRP信号周期处理完毕之后，会在存储空间中累计出数值峰值，完成脉冲压缩处理。
[0022] 与现有技术相比，本发明具有以下优点及有益效果：
[0023] 1.本发明CHIRP信号的压缩处理方法占用的机器计算周期较少，而且不需要对被 处理的CHIRP信号进行同步，降低了实现CHIRP信号脉冲压缩过程中所占用的时间成本。
[0024] 2.本发明CHIRP信号的压缩处理方法利用存储空间暂存数据处理中间结果， CHIRP信号的T值对应占用的存储空间的大小；而随着当前半导体技术的进步，大的存储空 间成本也非常低廉，因此本发明方法还降低了实现CHIRP信号脉冲压缩过程中所占用的硬 件资源成本。
[0025] 3、本发明无线信号收发器，是基于前述CHIRP信号的压缩处理方法的，利用FPGA 实现脉冲压缩、MAC协议分析以及CHIRP信号发生；由于CHIRP信号的压缩处理方法需要消 耗的时间资源和硬件资源都很少，对于FPGA的性能指标要求可以放低，因而可以降低无线 信号收发器的成本，特别是在批量生产的时候，成本的优势越发明显。
[0026] 4、由于本发明CHIRP信号的压缩处理方法无须针对CHIRP信号实现同步，因而大 大降低了本发明无线信号收发器设计上的复杂性，也提高了无线信号收发器对于CHIRP信 号压缩处理的响应速度。
[0027] 5、本发明无线信号收发器可以通过FPGA整体实现微处理器、接口控制器和节电 控制器等各项功能，为整合成一个完整的收发器芯片（数字部分和模拟部分全面集成于一 体）奠定了基础。本发明无线信号收发器，实现了对于小带宽大时长的CHIRP信号的处理， 可以广泛运用在数据带宽要求不高但是接收灵敏度要求较高的场合，比如几十甚至上百公 里的点对点或者点对多点无线传感器的数据收发应用。
【附图说明】
[0028] 图1是UP CHIRP信号波形图；
[0029] 图2是UP CHIRP信号的频率变化图形；
[0030] 图3是对瞬时频率分量的幅度进行叠加的示意图；
[0031] 图4是无线信号收发器的结构框图。
【具体实施方式】
[0032] 下面结合实施例及附图对本发明作进一步详细的描述，但本发明的实施方式不限 于此。
[0033] 实施例
[0034] 在CSS (CHIRP SPREAD SPECTRUM)通信系统中，发射机向空中发射出一系列CHIRP 信号，可