当任务需要发 送数据时，微处理器向FPGA送出"发送"控制指令，随后，送给FPGA需要发送的数据；FPGA 收到指令和数据后，将数据打包成需要发送的MAC数据帧，再经由FPGA内部的CHIRP信号 发生器将这些数据转换成一串CHIRP脉冲，输出出去，经过各种转换电路单元最终送到天 线发射出去；当任务需要接收数据时，微处理器向FPGA送出"接收"控制指令，FPGA随后即 启动脉冲压缩处理流程，从接收回路中提取数据信号，FPGA对接收到的数据信号（通常为 一串1"构成的数据）进行MC协议分析，将协议帧拆包成有用数据，然后传送给微处 理器做后续处理。微处理器同时控制接口控制器，以便本收发器与外围的相关的传感器或 者执行器进行通信，包括数字I/O通道，模拟输入通道（A/D转换），USB接口等。节电控制 器接受微处理器的控制，让设备分别工作于几种不同的供电状态模式，以达成收发器整体 低功耗的特性，如：收发全功能（正常模式），仅接收部分供电（侦听模式），仅接口控制器 工作（保持模式），仅微处理器工作（待机模式），仅存储器供电（休眠保存模式）等。
[0064] CHIRP发生器产生的CHIRP信号的频率变化范围（即带宽）B与持续时间（即周 期）T均由FPGA根据来自微处理器的控制信号来选择和变化，以获得不同的扩频增益。其 数字调制编码也由CHIIRP发生器完成。CHIRP发生器产生的CHIRP信号是一串数字量，为 并行输出，分为I通道和Q通道。IQ通道的数据经过数模转换成为模拟量，送入IQ调制器 形成高频信号。再经带通滤波器、混频器变成射频信号，再经过功率放大器、射频开关等，送 入天线发射到空中。
[0065] 而在接收环节，收到的空中射频信号首先被带通滤波器进行处理，剔除带外杂波。 再经过低噪声放大器LNA进行放大。这里面还设计了对LNA的保护措施，即幅度检测电路， 用于检测LNA的输出幅度，并实现对LNA的反馈增益控制，保证LNA始终处于线性工作状 态，以减少信噪比劣化。射频信号然后被送入混频器，输出中频信号，再经放大和滤波送入 IQ解调器，分离出IQ通道的模拟信号。此处又安排了可变增益放大器和低通滤波，以对于 模拟信号进行处理，滤除带外杂波，提升动态范围。
[0066] 经过模数转换后的IQ信道信号被送入FPGA进行脉冲压缩处理。这里将使用到本 专利的创新软件技术算法。无线信号收发器中的微处理器及FPGA将使用多个BT值组合同 时对输入的CHIRP信号实施脉冲压缩处理，只有与实际CHIRP信号吻合的BT值的脉冲压缩 算法才会有压缩脉冲产生，即由与实际CHIRP信号吻合的BT值的脉冲压缩模块产生压缩脉 冲。获得的脉冲对应比特位，连续处理得到数据串，再经过MC协议分析得到实际的有效数 据。微处理器全面掌控FPGA的各种处理流程，得到正确的数据，完成收发任务。
[0067] 上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受上述实施例的 限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化， 均应为等效的置换方式，都包含在本发明的保护范围之内。
【主权项】
1. CHIRP信号的脉冲压缩方法，设CHIRP信号为：(；，C2,C3,......Ck......CK， 1 <k<K，其中K为完成一次通信所需要发送的CHIRP信号周期数；其特征在于，对周期Ck 的脉冲压缩处理包括以下步骤： 51、 分析取得瞬时信号中的所有瞬时频率分量，并分尚出每个瞬时频率分量对应的幅 度，得到各瞬时频率分量的幅度和相位； 52、 开辟存储空间Mn存放步骤S1得到的各瞬时频率分量的幅度和相位；存储空间Mn的 位置顺序对应各瞬时频率分量的顺序； 53、 设瞬时频率分量fn在对应CHIRP周期中出现的相对时刻为tn，令瞬时频率分量fn 出现的相对时刻tn距离瞬时频率分量fn所在周期结束的时间长度为Tn，通过Tn =T-tn计 算得出Tn ; 54、 开辟另一存储空间MT用于重新排列Ck中各个时刻的不同瞬时频率分量的幅度，排 列顺序以Tn为参考，将每个瞬时频率分量fn的幅度值存放在Tn对应的存储空间MT的空间 中，并将所有重置在存储空间mt的同一个空间中的瞬时频率分量的幅度置加在存储空间mt 的一个空间中； 其中，T为CHIRP信号周期，0彡n彡N。2. 根据权利要求1所述的CHIRP信号的脉冲压缩方法，其特征在于在步骤S3中，对所 述Tn进行预先计算，并将计算得出的Tn与瞬时频率分量fn幅度和相位数组对应存放在存 储空间Mn中。3. 根据权利要求2所述的CHIRP信号的脉冲压缩方法，其特征在于，将Tn与瞬时频率 分量fn幅度和相位数组对应存放在存储空间Mn中，并形成如下表格：根据瞬时频率分量fn查找所述表格找出对应的Tn。4. 根据权利要求1所述的CHIRP信号的脉冲压缩方法，其特征在于，在步骤S1中，采用 FFT快速傅立叶变换算法分析取得各瞬时频率分量的幅度和相位。5. 基于权利要求1-4中任一项所述CHIRP信号的脉冲压缩方法的无线信号收发器，包 括接口控制器、节电控制器、IQ调制器、IQ解调器、带通滤波器及收发天线，其特征在于： 还包括微处理器及FPGA;所述微处理器分别与FPGA、接口控制器及节电控制器连接； 在上行链路中，FPGA经IQ调制器、带通滤波器与收发天线连接；在下行链路中，FPGA经IQ 解调器、带通滤波器与收发天线连接； 所述微处理器与FPGA进行通信，实现双向数据传输和向FPGA发送控制指令；所述FPGA用于发生CHIRP信号、对CHIRP信号进行脉冲压缩处理、MAC协议分析及MAC数据包合 成。6. 根据权利要求5所述的无线信号收发器，其特征在于，所述FPGA包括CHIRP信号发 生器、MAC协议分析器及脉冲压缩处理器；微处理器分别与CHIRP信号发生器、MAC协议分 析器及脉冲压缩处理器连接；在上行链路中，CHIRP信号发生器经IQ调制器、带通滤波器与 收发天线连接；在下行链路中，脉冲压缩处理器经IQ解调器、带通滤波器与收发天线连接。7. 根据权利要求5所述的无线信号收发器，其特征在于，所述无线信号收发器还包括 设置在下行链路中的低噪声放大器以及幅度检测电路；所述低噪声放大器与带通滤波器连 接，用于放大所述带通滤波器的输出信号；所述幅度检测电路用于检测低噪声放大器的输 出幅度，并实现对低噪声放大器的反馈增益控制，使低噪声放大器始终处于线性工作状态。8. 根据权利要求6所述的无线信号收发器，其特征在于，在CHIRP信号发生器中预设若 干不同BT值的CHIRP信号发生模块，对应地在脉冲压缩处理器中预设若干不同BT值的脉 冲压缩模块，每个BT值对应的脉冲压缩模块内设有UPCHIRP压缩算法和DOWNCHIRP压缩 算法；所述微处理器及FPGA使用多个BT值组合同时对输入的CHIRP信号实施脉冲压缩处 理，由与实际CHIRP信号吻合的BT值的脉冲压缩模块产生压缩脉冲。9. 根据权利要求8所述的无线信号收发器，其特征在于，在所述若干不同BT值的脉冲 压缩模块中，每个BT值对应的脉冲压缩模块内均设有UPCHIRP压缩算法和DOWNCHIRP压 缩算法。10. 根据权利要求8所述的无线信号收发器，其特征在于，所述若干不同BT值具有相同 的B值。
【专利摘要】本发明涉及CHIRP信号的脉冲压缩方法及其无线信号收发器，对周期Ck的脉冲压缩处理为：分析取得瞬时信号中的所有瞬时频率分量，并分离出其对应的幅度；开辟存储空间Mn存放各瞬时频率分量的幅度和相位；令瞬时频率分量fn出现的相对时刻tn距离瞬时频率分量fn所在周期结束的时间长度为Tn，通过Tn＝T-tn计算得出Tn；开辟另一存储空间MT用于重新排列Ck中各个时刻的不同瞬时频率分量的幅度，将每个瞬时频率分量fn的幅度值存放在Tn对应的存储空间MT的空间中，并将所有重叠的瞬时频率分量幅度叠加在存储空间MT的一个空间中。本发明解决了现有技术计算周期长，需要对信号进行同步，系统复杂和成本高的技术问题。
【IPC分类】H04B1/7163
【公开号】CN105099503
【申请号】CN201410199098
【发明人】燕力欣
【申请人】英联科技有限公司
【公开日】2015年11月25日
【申请日】2014年5月12日
【公告号】EP2945289A1, US20150326272