一种抗错误注入攻击的3d密码芯片的制造方法及装置的制造方法
【技术领域】
[0001] 本发明涉及3D密码芯片的安全技术领域，尤其涉及一种抗错误注入攻击的3D密 码芯片的制造方法及装置。
【背景技术】
[0002] 目前，随着娃通孔技术（Through Silicon Vias，简称TSV)的发展，TSV技术正将 集成电路的互连线由平面走向转到三维立体（3D)走向，形成三维互联结构。三维互连结构 对空间的利用率优于平面结构，从而在本质上减少了互连线长度，缩短了互连线延迟和功 耗，从而降低了整个电路的延迟和功耗。密码芯片属于集成电路产业中一个非常重要的分 支，广泛应用在对敏感信息需要保密的场合，例如个人电脑，网络路由器，银行卡，电子护照 等。
[0003] 然而，一方面由于3D芯片中的敏感单元在3D芯片上的分布会影响错误注入攻击 密码芯片的成功与否（分布于中间层的敏感单元相对安全），另一方面TSV和浅沟槽隔离 (Shallow Trench Isolation，简称STI)对载粒子迀移率影响也会导致错误注入攻击方法 和安全性加固方法的不同。显然，这将给基于TSV的3D密码芯片的制造带来了巨大的挑战。 目前业界已有的发明都只是对3D集成电路中TSV互连和布局的优化，并没有将安全性考虑 到3D密码芯片的制造中，造成当前的3D密码芯片抵抗错误注入攻击的能力较弱。
【发明内容】
[0004] 本发明的实施例提供一种抗错误注入攻击的3D密码芯片的制造方法及装置，以 解决当前的3D密码芯片的制造没有考虑其抵抗错误注入攻击的安全性，造成当前的3D密 码芯片抵抗错误注入攻击的能力较弱的问题。
[0005] 为达到上述目的，本发明采用如下技术方案：
[0006] 一种抗错误注入攻击的3D密码芯片的制造方法，其特征在于，包括：
[0007] 根据密码电路所采用的密码算法所对应的错误注入攻击方法确定密码电路中的 敏感逻辑单元；
[0008] 将所述密码电路进行3D层次划分，将所述敏感逻辑单元划分到3D层次中的中间 层，生成3D层次划分后的3D密码电路；
[0009] 根据3D密码电路中受TSV和STI影响下的载粒子迀移率确定3D密码电路中敏感 逻辑单元所处区域的易翻转区域类型；所述易翻转区域包括：PM0S易翻转区、NMOS易翻转 区和随机翻转区；
[0010] 在所述PMOS易翻转区、NMOS易翻转区和随机翻转区中的敏感逻辑单元位置处插 入对应的传感器，完成3D密码芯片的安全性制造。
[0011] 具体的，所述根据密码电路所采用的密码算法所对应的错误注入攻击方法确定密 码电路中的敏感逻辑单元，包括：
[0012] 若所述密码算法为RSA算法，确定密码电路中的私钥寄存器电路为敏感逻辑单 元；
[0013] 若所述密码算法为CRT-RSA算法，确定密码电路中的参与RSA加密算法中的Sp运 算的所有逻辑单元为敏感逻辑单元。
[0014] 具体的，将所述密码电路进行3D层次划分，将所述敏感逻辑单元划分到3D层次中 的中间层，生成3D层次划分后的3D密码电路，包括：
[0015] 获取所述密码电路的2D芯片模式下的面积、密码电路中的硅通孔的面积和硅通 孔的数目，以及密码电路3D芯片待划分的层数；
[0016] 根据所述密码电路的2D芯片模式下的面积、密码电路中的硅通孔的面积和硅通 孔的数目，以及密码电路3D芯片待划分的层数确定3D芯片的预估最小面积：
[0018] 其中，A3d为所述3D芯片的预估最小面积；A2d为所述密码电路的2D芯片模式下的 面积；Nsub layCT为密码电路3D芯片待划分的层数；Atsv为硅通孔的面积；Ntsv为硅通孔的数 目。
[0019] 进一步的，将所述密码电路进行3D层次划分，将所述敏感逻辑单元划分到3D层次 中的中间层，生成3D层次划分后的3D密码电路，还包括：
[0020] 获取所有敏感逻辑单元的面积Anrodul^
[0021] 判断所述所有敏感逻辑单元的面积Amcidulf3是否小于等于A 3DX (Nsub layCT_2);
[0022] 若
，将所述3D芯片的预估最小面积A3d确定为所述3D芯 片的实际最小面积；
[0023] 若
确定为所述3D芯片的实际最小面积。
[0024] 进一步的，将所述密码电路进行3D层次划分，将所述敏感逻辑单元划分到3D层次 中的中间层，生成3D层次划分后的3D密码电路，还包括：
[0025] 根据TSV数目优化策略将所述密码电路中除所述敏感逻辑单元以外的其他电路 分配到3D层次划分的各层中，其中所述各层的面积相等。
[0026] 具体的，所述根据3D密码电路中受TSV和STI影响下的载粒子迀移率确定3D密 码电路中敏感逻辑单元所处区域的易翻转区域类型，包括：
[0027] 根据3D密码电路中的一区域的NMOS管的掺杂浓度，计算确定没有应力影响下的 电子迀移率μ n (Nd);
[0029] 其中，Nd为所述3D密码电路中的一区域的NMOS管的掺杂浓度。
[0030] 进一步的，所述根据3D密码电路中受TSV和STI影响下的载粒子迀移率确定3D 密码电路中敏感逻辑单元所处区域的易翻转区域类型，还包括：
[0031] 根据3D密码电路中的一区域的PMOS管的掺杂浓度，计算确定没有应力影响下的 空穴迀移率μ p(NA);
[0033] 其中，Na为所述3D密码电路中的一区域的PMOS管的掺杂浓度。
[0034] 进一步的，所述根据3D密码电路中受TSV和STI影响下的载粒子迀移率确定3D 密码电路中敏感逻辑单元所处区域的易翻转区域类型，还包括：
[0035] 根据公式：
[0037] 确定在应力影响下的电子迀移率的变化率
其中，AynS受应力 影响下的电子迀移率的变化量；
为受硅通孔影响的电子迀移率的变化率在 各个方向的和
为受浅沟槽隔离影响的电子迀移率的变化率在各个方向的 和；
[0038] 根据公式：
[0040] 确定在应力影响下的空穴迀移率的变化率
其中，A μ p为受应力影 响下的空穴迀移率的变化量；
为受硅通孔影响的空穴迀移率的变化率在 各个方向的和；
为受浅沟槽隔离影响的空穴迀移率的变化率在各个方向的 和；
[0041] 根据公式：
[0043] 确定3D密码电路中引起PMOS管翻转的最大电荷；其中，Qslg._s为所述引起PMOS 管翻转的最大电荷；I'。"为3D密码电路在错误注入下，且有应力影响下的漏电流；I ^为3D 密码电路在错误注入下，且没有应力影响下的漏电流；kp为常数；
[0044] 根据公式：
[0046] 确定3D密码电路中引起NMOS管翻转的最大电荷；其中，Qslg._s为所述引起PMOS 管翻转的最大电荷；I'。"为3D密码电路在错误注入下，且有应力影响下的漏电流；I ^为3D 密码电路在错误注入下，且没有应力影响下的漏电流；1为常数；
[0047] 比较
的大小；
[0048] 若 则所述区域为NMOS易翻转区；
[0049] 若 则所述区域为PMOS易翻转区；
[0050] 若 则所述区域为随机翻转区。
[0051] -种抗错误注入攻击的3D密码芯片的制造装置，包括：
[0052] 敏感逻辑单元确定单元，用于根据密码电路所采用的密码算法所对应的错误注入 攻击方法确定密码电路中的敏感逻辑单元；
[0053] 3D层次划分单元，用于将所述密码电路进行3D层次划分，将所述敏感逻辑单元划 分到3D层次中的中间层，生成3D层次划分后的3D密码电路；
[0054] 易翻转区域确定单元，用于根据3D密码电路中受TSV和STI影响下的载粒子迀 移率确定3D密码电路中敏感逻辑单元所处区域的易翻转区域类型；所述易翻转区域包括： PMOS易翻转区、NMOS易翻转区和随机翻转区；
[0055] 3D密码芯片生成单元，用于在所述PMOS易翻转区、NMOS易翻转区和随机翻转区中 的敏感逻辑单元位置处分别插入对应的传感器，完成3D密码芯片的安全性制造。
[0056] 其中，所述敏感逻辑单元确定单元，具体用于：
[0057] 在所述密码算法为RSA算法时，确定密码电路中的私钥寄存器电路为敏感逻辑单 元；
[0058] 在所述密码算法为CRT-RSA算法时，确定密码电路中的参与RSA加密算法中的Sp 运算的所有逻辑单元为敏感逻辑单元。
[0059] 具体的，所述3D层次划分单元，包括：
[0060] 数据获取模块，用于获取所述密码电路的2D芯片模式下的面积、密码电路中的硅 通孔的面积和硅通孔的数目，以及密码电路3D芯片待划分的层数；
[0061] 最小面积计算模块，用于根据所述密码电路的2D芯片模式下的面积、密码电路中 的硅通孔的面积和硅通孔的数目，以及密码电路3D芯片待划分的层数确定3D芯片的预估 最小面积：