基于fpga芯片的信号峰均比抑制装置及方法
【技术领域】
[0001]本发明涉及高速无线通信领域，尤其涉及一种基于FPGA芯片的信号峰均比抑制装置及方法，用于降低高速无线通信系统中面临的较高峰均比的问题。
【背景技术】
[0002]随着大规模集成电路地迅速发展，使用硬件实现0FDM(0rthogonal FrequencyDivis1n Multiplexing)信号的调制解调已变得相对容易，但是高速无线通信系统面临较高峰均比的问题也越来越突出。
【发明内容】
[0003]针对上述问题，本发明的目的在于提供一种基于FPGA芯片的信号峰均比抑制装置及方法，能够提高高速无线通信系统的峰均比抑制能力，同时降低硬件实现的复杂度。
[0004]为达到上述目的，本发明的实施例采用如下技术方案予以实现。
[0005]技术方案一:
[0006]一种基于FPGA芯片的信号峰均比抑制装置，用于对无线通信系统中的0FDM数据进行峰均比抑制，所述装置至少包括:时钟模块、与所述时钟模块电连接的ROM模块、与所述ROM模块电连接的ROM控制模块、与所述时钟模块和所述ROM模块分别电连接的选择性映射SLM模块以及与所述SLM模块电连接的限幅模块；
[0007]其中，所述时钟模块，用于提供工作时钟；
[0008]所述ROM模块，用于存储所述0FDM数据；
[0009]所述ROM控制模块，用于控制所述ROM模块的工作时序和所述ROM模块输出0FDM数据的地址；
[0010]所述SLM模块，用于对所述ROM模块中存储的0FDM数据进行选择性映射计算并输出计算结果序列；
[0011]所述限幅模块，用于对所述SLM模块输出的计算结果序列进行削峰操作。
[0012]技术方案一的特点和进一步的改进为:
[0013](1)所述时钟模块，用于采用FPGA芯片中的锁相环作为独立的时钟，且所述时钟模块的输入时钟由外部晶振提供，所述时钟模块的输出时钟作为工作时钟。
[0014](2)所述ROM模块，用于分别存储所述0FDM数据的实部和虚部。
[0015](3)所述SLM模块，用于将所述0FDM数据进行基带映射，得到Μ个离散频域数据序列；
[0016]所述SLM模块，还用于获取Μ个随机序列，并将Μ个随机序列所述Μ个离散频域数据序列与所述Μ个离散频域数据序列Μ个随机序列进行点乘操作，得到的Μ个结果序列；
[0017]所述SLM模块，还用于将所述Μ个结果序列进行逆傅里叶变换，得到Μ个时域序列；
[0018]所述SLM模块，还用于分别计算所述Μ个时域序列的峰均比，选择得到具有最小峰均比的时域序列输出至限幅模块。
[0019](4)所述SLM模块包括SLM_control子模块、SLM_R0M子模块、乘法器、计算子模块；
[0020]其中，所述SLM_control子模块，用于控制SLM模块的工作时序；
[0021]所述SLM_R0M子模块，用于存储所述Μ个随机序列的实部和虚部；
[0022]所述计算子模块，用于将所述0FDM数据进行基带映射，得到Μ个离散频域数据序列；
[0023]所述乘法器，用于将所述Μ个离散频域数据序列与Μ个随机序列进行点乘操作得到的Μ个结果序列；
[0024]所述计算子模块，还用于将所述Μ个结果序列进行逆傅里叶变换，得到Μ个时域序列，分别计算所述Μ个时域序列的峰均比，选择得到具有最小峰均比的时域序列。
[0025](5)所述ROM模块和ROM控制模块的工作时钟由FPGA芯片的锁相环提供。
[0026](6)所述限幅模块，用于对所述SLM模块输出的计算结果序列进行削峰操作，具体包括:
[0027]所述限幅模块，用于设定削峰门限值，并当所述SLM模块输出的计算结果序列中各离散点的幅度模值超过所述削峰门限值，则将所述各离散点的幅度设置为所述削峰门限值。
[0028]技术方案二:
[0029]一种基于FPGA芯片的信号峰均比抑制方法，所述方法包括:
[0030]获取0FDM数据，并将所述0FDM数据进行存储；
[0031 ] 将所述0FDM数据进行基带映射，得到Μ个离散频域数据序列；
[0032]产生Μ个随机序列，将所述Μ个随机序列与所述Μ个离散频域数据序列进行点乘，得到Μ个结果序列；
[0033]对所述Μ个结果序列进行逆傅里叶变换，得到Μ个时域序列；
[0034]分别计算所述Μ个时域序列的峰均比，选择具有最小峰均比的时域序列；
[0035]对所述具有最小峰均比的时域序列进行削峰操作，得到经过峰均比抑制的时域序列。
[0036]技术方案二的特点和进一步的改进为:
[0037](1)所述对所述具有最小峰均比的时域序列进行削峰操作，具体包括:
[0038]设定削峰门限值，并当所述具有最小峰均比的时域序列中各离散点的幅度模值超过所述削峰门限值，则将所述个离散点的幅度设置为所述削峰门限值。
[0039]本发明公开的一种基于FPGA芯片的信号峰均比抑制装置，运用限幅、SLM (Selective Mapping，选择性映射)联合方法进行峰均比抑制；该芯片设计包括时钟模块、ROM模块和ROM控制模块、限幅模块、SLM模块。采用了本发明所公开的技术方案后，高速传输的信号经过该芯片进行峰均比抑制处理，获得了较高的峰均比抑制能力，并且降低硬件实现的复杂度。
【附图说明】
[0040]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0041]图1为本发明实施例提供的一种基于FPGA芯片的信号峰均比抑制装置的结构示意图；
[0042]图2为本发明实施例提供的一种基于FPGA芯片的信号峰均比抑制装置的限幅、SLM联合方法不意图；
[0043]图3为本发明实施例提供的一种基于FPGA芯片的信号峰均比抑制装置的硬件实现示意图；
[0044]图4为本发明实施例提供的一种基于FPGA芯片的信号峰均比抑制装置的时钟模块不意图；
[0045]图5为本发明实施例提供的一种基于FPGA芯片的信号峰均比抑制装置的ROM模块和ROM控制模块示意图；
[0046]图6为本发明实施例提供的一种基于FPGA芯片的信号峰均比抑制装置的SLM模块不意图；
[0047]图7为本发明实施例提供的一种基于FPGA芯片的信号峰均比抑制装置的限幅模块不意图；
[0048]图8为本发明实施例提供的一种基于FPGA芯片的信号峰均比抑制方法的流程示意图。
【具体实施方式】
[0049]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0050]本发明实施例提供一种基于FPGA芯片的信号峰均比抑制装置，所述装置用于对无线通信系统中的0FDM数据进行峰均比抑制，如图1所示，所述装置至少包括:时钟模块1、与所述时钟模块1电连接的ROM模块2、与所述ROM模块2电连接的ROM控制模块3、与所述时钟模块1和所述ROM模块2分别电连接的选择性映射SLM模块4以及与所述SLM模块4电连接的限幅模块5。
[0051]其中，所述时钟模块1，用于提供工作时钟。
[0052]所述ROM模块2，用于存储所述0FDM数据。
[0053]所述ROM控制模块3，用于控制所述ROM模块2的工作时序和所述ROM模块输出0FDM数据的地址。
[0054]所述SLM模块4，用于对所述ROM模块2中存储的0FDM数据进行选择性映射的计算并输出计算结果序列。
[0055]所述限幅模块5，用于对所述SLM模块4输出的计算结果序列进行削峰操作。
[0056]所述时钟模块1，用于采用FPGA中的锁相环作为独立的时钟，且所述时钟模块1的输入时钟由外部晶振提供，所述时钟模块1的输出时钟作为所述芯片的工作时钟。
[0057]所述ROM模块2，用于分别存储所述0FDM数据的实部和虚部。
[0058]所述SLM模块4，用于将所述0FDM数据进行基带映射得到Μ个离散频域数据序列，并将所述Μ个离散频域数据序列与Μ个随机序列进行点乘操作得到的Μ个结果序列，将所述Μ个结果序列进行逆傅里叶变换得到Μ个时域序列，分别计算所述Μ个时域序列的峰均比，选择得到具有最小峰均比的时域序列输出至限幅模块。
[0059]具体的，所述SLM模块包括SLM_contro 1子模块、SLM_R0M子模块、乘法器、计算子模块。
[0060]其中，所述SLM_control子模块，用于控制SLM模块的工作时序。
[0061 ] 所述SLM_R0M子模块，用于存储所述Μ个随机序列的实部和虚部。
[0062]所述计算子模块，用于将所述0FDM数据进行基带映射得到Μ各离散频域数据序列。
[0063]所述乘法器，用于将所述Μ个离散频域数据序列与Μ个随机序列进行点乘操作得到的Μ个结果序列。
[0064]所述计算子模块，还用于将所述Μ个结果序列进行逆傅里叶变换得到Μ个时域序列，分别计算所述Μ个时域序列的峰均比，选择得到具有最小峰均比的时域序列。
[0065]所述ROM模块和ROM控制模块的工作时钟由FPGA架构的锁相环提供。
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