它电路、设备、系统 之间的电能量联系，禪合起着把电磁能量从一个电路、设备、系统"传输"到另一个电路、设 备、系统的作用。电路中的电源网络是最容易受到电磁干扰的部分，它们也作为天线接收线 圈产生的磁通量，该磁通量会在电源网络上产生感应电动势。运样一个电磁线圈会在电路 中产生电压降（IR化op)。
[0039] 另外，当电磁脉冲通过不同禪合渠道在忍片输入端产生的电压或电流高达一定程 度时，可导致输出端逻辑值改变，即由1变为0或相反，从而产生误码。
[0040] 3.环形振荡器检测电磁攻击原理
[0041] 对于由N个反相器组成的单端CMOS环形振荡器，假定NMOS和PMOS的沟道长度相 同、阔值电压的绝对值相同，则振荡频率为：
[0043] 其中Cox是单位面积的栅氧化层电容（单位F/V)，VDD是电源电压（单位V)，VT 是晶体管的阔值电压（单位V)，L是晶体管的沟道长度（单位m)，qm。、是晶体管通断转换期 间节点接收的总电荷量（单位C)，N是组成环形振荡器的反相器数目（单位为无量纲），n 是一个约等于1的常数（单位为无量纲），Wpff是等效沟道宽度（单位m)，表达式为：
[0044] Weff=Wn+Wp W45] 其中Wn是NMOS管的沟道宽度（单位m)，Wp是PMOS管的沟道宽度（单位m)。yWf是等效载流子迁移率（单位m2/V.S)，表达式为：
[0047] 其中是电子迁移率（单位mVv*S)，yP是空穴迁移率（单位m2A-S)。 W48] 电磁故障注入主要影响到集成电路的电源网络，会导致供电电压升高，进而产生 一系列的影响，比如导致CMOS口电路的延时减小。根据运种原理，在脉冲影响的短时间内， 环形振荡器的频率会由于电磁故障注入而改变。
[0049] 另外电磁福射最强的地方，也往往是对电磁干扰最敏感的地方（例如金属线相互 交叉形成环的位置，相当于接收电磁信号的探头）。而环形振荡器会福射较强的与振荡信号 同频的电磁信号，因此设计采用环形振荡器来探测电磁故障注入攻击的影响。 阳0加]4.组合逻辑延时比较结构的工作原理
[0051] 上述环形振荡器，或者由于电磁脉冲禪合到电源线造成电压的变化，进而造成输 出波形发生变化；或者由于电磁脉冲直接禪合到输出端，在输出信号上，有与干扰信号同频 的信号叠加上去。运种变化体现为毛刺的形式，而运种毛刺可W被本发明中的基于组合逻 辑的延时比较结构检测到。
[0052] 假定电路正常工作未受到攻击时，环形振荡器的输出频率为fO,因此其周期为1/ f。。调整图1中组合逻辑Dl和D2的延时为周期的3/4,也就是3/化。因此当电路忍片未 受到攻击时，对于Detectorl，D触发器的时钟是对输入信号的3/4延时，所W时钟信号的上 升沿采样到的数据均为低电平，D触发器的输出为低电平。对于Detectors,与此同理，输出 也为低电平。因此经过或口 F之后，报警信号Alarm也为低电平。电路检测到运个信号，不 义取动作。
[0053] 然后假定发生了电磁故障注入，由于前述两种原因，会造成输出信号产生毛刺。由 于攻击时间的不同，产生的毛刺对于原始振荡信号的相对位置关系会有所不同。图2展示 了毛刺位于原始振荡信号低电平前半部分的情况，图中Dl是Detector1的D触发器的输入 数据信号，Cl是Detectorl的D触发器的输入时钟信号，D2是Detector2的D触发器的输 入数据信号，C2是Detector2的D触发器的输入时钟信号。W下若不特殊说明，均采用运 种表示方法。
[0054] 由图2可见，对于毛刺位于原始振荡信号低电平前半部分运种情况，由图中虚线 所示，Cl的上升沿可W采到Dl信号的高电平，因此Detectorl可W检测到，而C2的上升沿 采到的Dl信号均为低电平，因此Detectors检测不到。 阳化5] 由图3可见，对于毛刺位于原始振荡信号低电平后半部分运种情况，由图中虚线 所示，Cl的上升沿采到的Dl信号均为低电平，因此Detectorl检测不到，而C2的上升沿可W采到Dl信号的高电平，因此Detectorf可W检测到。
[0056] 由图4可见，对于毛刺位于原始振荡信号高电平前半部分运种情况，由图中虚线 所示，Cl的上升沿采到的Dl信号均为低电平，因此Detectorl检测不到，而C2的上升沿可 W义到Dlf目号的局电平，因此Detector2可W检测到。
[0057] 由图5可见，对于毛刺位于原始振荡信号高电平后半部分运种情况，由图中虚线 所示，Cl的上升沿可W采到Dl信号的高电平，因此Detectorl可W检测到，而C2的上升沿 采到的Dl信号均为低电平，因此Detectorf检测不到。
[0058] 综上所述，对于毛刺位于原始振荡信号低电平前半部分和高电平后半部分运两种 情况，Detectorl可W检测到，而Detector2检测不到；对于毛刺位于原始振荡信号低电平 后半部分和高电平前半部分运两种情况，Detector2可W检测到，而Detectorl检测不到。 因此电磁攻击探测器中同时采用了Detectorl和Detectors,并将它们的输出信号进行或 运算，得到最终的报警信号，运样可W将对于原始振荡信号不同相对位置处的毛刺全部检 巧。到，保证了检测率。
[0059] 5.检测结构在实际使用中的灵敏性
[0060] 由上述原理分析可知，为了提高该检测结构在实际使用时的灵敏性，需要在由电 磁故障注入攻击导致电源电压发生变化时，环形振荡器的输出频率变化越大越好，从而使 输出的振荡信号产生一个毛刺，W方便后面组合逻辑延时比较结构检测到。根据环形振荡 器输出信号的频率公式可知，频率相对电源电压的变化是：
[0062] 因此实际使用时，可W通过增大晶体管的沟道宽度Wpff，减小反相器的晶体管数目 N来提高灵敏度。
[0063] 若电磁干扰信号较弱，W致电源电压的变化较小，不足W使探测器检测到时，由于 此时的攻击也同样无法引起电路运算出错，因此可W不必考虑运种情况。
[0064] 6.使用核屯、检测结构构建电路整体探测结构 W65] 如图6所示，是利用核屯、检测结构（电磁攻击探测器）内嵌于原始电路之中，实现 最终检测结构的示意图。
[0066] 图中最外侧的方框代表整个电路忍片，右下角的空屯、方框代表电路中的核屯、敏感 单元（例如AES加密模块的S盒），其余的黑色实屯、方框代表上述的电磁攻击探测器。在使 用之前，首先需要对该探测器的组合逻辑延时模块Dl和D2进行调试，使其延时等于环形振 荡器输出信号周期的3/4。然后根据电路面积和安全性的需求，将一定数量的该探测器内嵌 于原始电路之中。例如电路忍片的面积足够，并且对安全性要求较高时，可W多嵌入一定数 量的探测器。
[0067] 为了达到最好的效果，既需要保持较小的面积，又有足够的安全性，可W有选择地 进行探测器布局。对于核屯、敏感模块，探测器的布局相对密一些，对于电路其余部分，探测 器的布局可W相对稀松。
[0068] 本发明的一个具体实例如图6所示，使用前先确定电路的核屯、敏感单元（攻击者 最可能攻击的位置），然后根据电路总体面积、电路空余面积W及所需忍片安全程度运=项 参数确定所需电磁攻击探测器的数量，将其均匀分布于原始电路之中，然后对于核屯、敏感 单元，适当增加一定数量的电磁攻击探测器内嵌与其中。本发明的保护范围并不W上述实 施方式为限，本领域普通技术人员根据本发明所掲示内容所作的等效修饰或变化，皆应纳 入保护范围。
【主权项】
1. 一种用于集成电路检测电磁故障注入攻击探测器，其特征是，结构为：Al、A2、A3、 A4、A5为5个反相器，级联形成环形振荡器，环形振荡器经反相器B缓冲后输出的振荡信号 一路直接输入到组合逻辑延时比较结构Detectorl中，另一路经过反相器C的反向，输入到 另一个组合逻辑延时比较结构Detectorf中；实现延时功能的组合逻辑D1和触发器E1组 成了Detector1，组合逻辑D2和触发器E2组成了Detector2 ;两个Detector的输入信号连 接到该Detector的触发器输入端；两个Detector的输入信号经过该Detector的组合逻辑 输出到该Detector的触发器时钟输入端；两个Detector的输出经过一个或门F得到最终 的报警信号Alarm。2. 如权利要求1所述的用于集成电路检测电磁故障注入攻击探测器，其特征是，通过 增大环形振荡器中反相器内晶体管的沟道宽度Wrff，减小反相器的晶体管数目N来提高灵 敏度。3. -种用于集成电路检测电磁故障注入攻击探测方法，其特征是，用于集成电路检测 电磁故障注入攻击探测方法，借助前述探测器实现，并包括下列步骤，首先对探测器的组合 逻辑延时模块D1和D2进行调试，使其延时等于环形振荡器输出信号周期的3/4 ;然后根据 电路面积和安全性的需求，将一定数量的探测器内嵌于需要保护的集成电路之中。4. 如权利要求3所述的用于集成电路检测电磁故障注入攻击探测方法，其特征是，对 于需要保护的集成电路内核心敏感模块，探测器的布局相对密一些，对于电路其余部分，探 测器的布局相对稀松。
【专利摘要】本发明涉及信息安全、密码学与加密电路，为加密电路等信息安全相关集成电路提供针对电磁故障注入攻击的检测，保证在攻击发生时能够及时进行响应。为此，本发明采取的技术方案是，用于集成电路检测电磁故障注入攻击探测器，结构为：A1、A2、A3、A4、A5为5个反相器，级联形成环形振荡器，环形振荡器经反相器B缓冲后输出的振荡信号一路直接输入到组合逻辑延时比较结构Detector1中，另一路经过反相器C的反向，输入到另一个组合逻辑延时比较结构Detector2中；两个Detector的输入信号经过该Detector的组合逻辑输出到该Detector的触发器时钟输入端。本发明主要应用于集成电路安全设计。
【IPC分类】G06F21/75, H04L9/00, G06F21/76, H04L9/32, G06F11/10, H04L9/06
【公开号】CN105391542
【申请号】CN201510695426
【发明人】赵毅强, 刘阿强, 何家骥, 李跃辉
【申请人】天津大学
【公开日】2016年3月9日
【申请日】2015年10月22日