一种低延迟1394物理层转发电路的制作方法
【技术领域】
[0001]本发明属于计算机硬件控制领域，涉及一种低延迟1394物理层转发电路。
【背景技术】
[0002]1394总线是成熟的商用串行总线，广泛应用于数码相机等多媒体设备中；具有简单、高效、灵活、实时等优点。IEEE1394b-2008总线协议规定的物理层转发延迟非常短，在SlOO速度包传输时其转发延迟应该小于444ns，而目前市面上产品大多数不能达到该性能指标。设计上一般在端口接收电路和端口发送电路部分采用低频字节时钟，而在仲裁转发电路部分采用高频PhyClk，两个时钟之间使用FIFO进行数据同步。本发明将端口接收电路、仲裁转发电路及端口发送电路都转移到高频PhyClk时钟域，使用高频phyClk和一组Val id信号替代低频ByteClk的工作时钟，实现了一种低延迟1394物理层转发电路，可用于降低物理层转发延迟，使其符合IEEE1394b-2008协议规定的转发延迟时间，具有更好的协议兼容性。
【发明内容】
[0003]为了降低1394物理层芯片的转发延迟，使其符合IEEE1394b-2008协议规定的转发延迟时间，本发明提供一种低延迟1394物理层转发电路。
[0004]本发明的技术解决方案:
[0005]—种低延迟1394物理层转发电路，其特殊之处在于:包括Serdes解串电路、端口接收电路、仲裁转发电路、端口发送电路、Serdes串化电路;所述Serde s解串电路一端与芯片外部1394线缆连接，Serdes解串电路的另一端与端口接收电路的一端连接;所述端口接收电路另一端与仲裁转发电路的一端连接;所述仲裁转发电路的另一端与端口发送电路的一端连接，端口发送电路的另一端与Serdes串化电路的一端连接，所述Serdes串化电路的另一端与芯片外部1394线缆连接，完成并行数据的串化功能。
[0006]上述端口接收电路包括接收FIFO、数据解扰电路、解码电路、解扰产生电路、解码产生电路，解扰产生电路是对解扰电路产生的低频并行数据进行有效标识;解码产生电路是对解码电路产生的低频并行数据进行有效标识，接收FIFO用于对工作在低频时钟域的数据与工作在高频时钟域的数据进行同步。
[0007]上述端口发送电路包括发送FIFO、数据加扰电路、编码电路、加扰产生电路、编码产生电路，加扰产生电路是对加扰电路产生的低频并行数据进行有效标识;编码产生电路是对编码电路产生的低频并行数据进行有效标识，发送FIFO用于对工作在低频时钟域的数据与工作在高频时钟域的数据进行同步。
[0008]本发明所具有优点:
[0009]1、本发明的端口接收电路与端口发送电路均工作在高频时钟域，整个1394物理层转发过程只需要在Serdes解串电路和端口接收电路间进行一次数据同步，且是以高频phyClk进行同步的，使其符合IEEE1394b-2008协议规定的转发延迟时间，提高芯片兼容性。
[0010]2、本发明端口接收电路与端口发送电路均使用高频时钟phyClk实现，将原本工作于低频时钟ByteClk的端口接收电路及端口发送电路中处理并行数据的电路部分数据传输使用信号有效标识Valid控制，减少了信号在低频时钟的传输及同步时间，降低了 1394物理层芯片的转发延迟。
【附图说明】
[0011]图1是本发明的功能结构图；
[0012]图2是工作于高频时钟域的端口接收电路；
[0013]图3是工作于高频时钟域的端口发送电路；
【具体实施方式】
[0014]下面结合附图对本发明做进一步详细描述，请参阅图1、图2、图3。
[0015]1.1394总线线缆TPA上的数据经过Serdes解串后以并行的方式按低频字节时钟ByteClk输出到端口接收电路，输出时使用高频的串行时钟phyClk，同时按照字节时钟给出其数据有效信号rxVld;
[0016]2.端口接收电路接收Serdes解串送来的并行数据，数据同步不以低频字节时钟，而是按照高频的PhyClk进行同步，高频时钟同步后同时按照字节低频时钟给出有效信号rxVld，经过接收FIFO同步后将数据送给仲裁转发电路；
[0017]3.仲裁转发电路接收端口接收电路通过FIFO送来的并行数据不需要进行同步，按并行数据转发给端口发送电路的发送FIFO;
[0018]4.端口发送电路接收仲裁转发电路送来的FIFO并行数据不需要进行同步，直接以高频时钟phyClk读取，按并行数据发送给Serdes串化电路，同时按字节时钟给出其数据有效信号txVld;
[0019]5.Serdes串化电路以phyClk接收端口发送电路送来的并行数据，并根据其数据有效信号txVld将并行数据进行串化后发送到1394总线线缆TPB上；
[0020]6.如上述，整个1394物理层协议转发电路实现过程只需要在Serdes解串电路和端口接收电路之间进行一次数据同步，并且是以高频PhyClk进行同步的，其余原本以低频ByteClk时钟下的操作均转化为高频PhyClk时钟下的操作及相应的数据有效Val id信号，该方法可以降低1394物理层转发延迟，提高物理层芯片的兼容性。
【主权项】
1.一种低延迟1394物理层转发电路，其特征在于:包括Serdes解串电路、端口接收电路、仲裁转发电路、端口发送电路、Serdes串化电路;所述Serdes解串电路一端与芯片外部1394线缆连接，Serde s解串电路的另一端与端口接收电路的一端连接;所述端口接收电路另一端与仲裁转发电路的一端连接;所述仲裁转发电路的另一端与端口发送电路的一端连接，端口发送电路的另一端与Serde s串化电路的一端连接，所述Serde s串化电路的另一端与芯片外部1394线缆连接，完成并行数据的串化功能。2.根据权利要求1所述的低延迟1394物理层转发电路，其特征在于:所述端口接收电路包括接收FIFO、数据解扰电路、解码电路、解扰产生电路、解码产生电路，解扰产生电路是对解扰电路产生的低频并行数据进行有效标识;解码产生电路是对解码电路产生的低频并行数据进行有效标识，接收FIFO用于对工作在低频时钟域的数据与工作在高频时钟域的数据进行同步。3.根据权利要求1或2所述的低延迟1394物理层转发电路，其特征在于:所述端口发送电路包括发送FIFO、数据加扰电路、编码电路、加扰产生电路、编码产生电路，加扰产生电路是对加扰电路产生的低频并行数据进行有效标识;编码产生电路是对编码电路产生的低频并行数据进行有效标识，发送FIFO用于对工作在低频时钟域的数据与工作在高频时钟域的数据进行同步。
【专利摘要】本发明涉及一种低延迟1394物理层转发电路，Serdes解串电路一端与芯片外部1394线缆连接，另一端与端口接收电路连接；端口接收电路一端与Serdes解串电路连接，另一端与仲裁转发电路连接；仲裁转发电路一端与端口接收电路连接，另一端与端口发送电路连接；端口发送电路一端与仲裁转发电路连接，另一端与Serdes串化电路连接；Serdes串化电路一端与端口发送电路连接，另一端与芯片外部1394线缆连接，完成并行数据的串化功能。本发明将原本工作于低频的端口接收电路及端口发送电路中处理并行数据的电路部分使用信号有效标识实现，从而减少了不同时钟域间信号的同步时间，降低了1394物理层芯片的转发延迟。
【IPC分类】H04L12/40, H04L29/08
【公开号】CN105553801
【申请号】CN201510907913
【发明人】郑新建, 田泽, 王治, 李哲, 楼晓强, 王晋
【申请人】中国航空工业集团公司西安航空计算技术研究所
【公开日】2016年5月4日
【申请日】2015年12月9日