专利名称：延迟电路及其方法
技术领域：
本发明一般涉及电子电路，尤其涉及形成半导体器件和结构的方法。
背景技术：
过去，半导体工业利用各种结构和方法来生产用于提供电路功能中的增加的传播延迟的电路。所述电路被用于不同的应用，包括在时钟分配网络中、同相锁相环功能里、以及在各种其它应用中对信号进行去歪斜。图1示意性地举例说明了现有的放大器电路100的例子，其被用来减小内部电容的影响和减小电路100的延迟。电路100包括被用作差分放大器的差分耦合的晶体管101和102。晶体管107和108被耦合至相应晶体管103和104的发射极以使小的偏置电流通过相应的晶体管103和104，这限制在晶体管101和102的集电极处的电压漂移并减小延迟。所述现有的电路的一个问题是电路100的功率消耗。晶体管107和108引入的额外的电流增加了电路的功率消耗。另外，为了驱动连接到输出105和106的下一级，输出105和106典型地提供了大的输出电流。
因此，希望有一种具有较低功率消耗和利用较小电流的延迟电路。
图1示意性地举例说明了现有技术电路的例子；图2示意性地举例说明了根据本发明的延迟电路的一个实施例的一部分；图3示意性地举例说明了根据本发明的图2的延迟电路的另一个实施例的一部分；图4示意性地举例说明了包括根据本发明的图1或图2的延迟电路的半导体器件的扩大的平面图。
为了说明的简单和清楚起见，图中的元件不必要是成比例的，以及不同图中的相同的参考号码表示相同的元件。另外，为了简化描述，已知的步骤和元件的描述和细节被省略。如这里使用的，载流电极是指器件的用来运送通过该器件的电流的单元，例如MOS晶体管的源极和漏极、或双极型晶体管的发射极或集电极、或二极管的阴极或阳极，以及控制电极是指器件的用来控制通过该器件的电流的单元，例如MOS晶体管的栅极、或双极型晶体管的基极。尽管在这里，器件被解释为某个NPN或PNP器件，但是，本领域中的普通技术人员应当理解，根据本发明，补充的器件也是可能的。
具体实施例方式
图2示意性地举例说明了延迟电路10的一个实施例的一部分，该延迟电路在电路10的输入和输出信号之间提供增加的延迟，并且其具有低的功率消耗。电路10接收在输入37和38之间的差分输入信号，并在输出19和20之间提供差分输出信号。在电路10的电压输入43和电压回路(return)44之间接收功率。电路10包括差分放大器，该差分放大器具有被耦合为差分放大器的差分对21的第一差分晶体管11和第二差分晶体管12。电路10的偏置电路25提供偏置电流到差分放大器。电路25包括偏置晶体管23和偏置电阻24。电路10还包括被耦合成从相应晶体管11和12接收信号的第一串叠(cascode)晶体管13和第二串叠晶体管14，负载电阻17和18，发射极跟随器耦合的晶体管27和28，偏置晶体管31和33，和偏置电阻32和34。晶体管31和电阻32作为一个偏置电路，其设置通过晶体管27的偏置电流。晶体管33和电阻34同样地作为一个偏置电路以设置通过晶体管28的偏置电流。
在操作中，如果由晶体管11和12接收到的信号施加于晶体管11的基极的电压比施加于晶体管12的基极的电压大，则晶体管11导通。因为晶体管13和14的基极是固定的，晶体管11的集电极上的电压必须减小到足够导通晶体管13的一个值。导通的晶体管13产生流过电阻17的电流和经过电阻17的相应压降。晶体管27的发射极跟随器配置将晶体管13的集电极上的电压减去晶体管27的基极-发射极电压(Vbe)的值耦合到输出19。用来启动晶体管13所需的额外的时间量增加了通过电路10的延迟而无需额外的电流和相关的功率消耗。这可以被认为是在没有使用额外的电流的情况下增加了另一个门延迟。晶体管27和28的发射极跟随器配置将输出19和20与连接到输出19和20的随后的电路的负载隔离开。
类似的，如果由晶体管11和12接收到的信号施加于晶体管12的基极的电压比施加于晶体管11的基极的电压大，则晶体管12导通。因为晶体管13和14的基极是固定的，晶体管12的集电极上的电压必须减小到足够导通晶体管14的一个值。导通的晶体管14产生流过电阻18的电流。晶体管28的发射极跟随器配置将晶体管14的集电极上的电压减去晶体管28的基极-发射极电压(Vbe)的值耦合到输出20。用来启动晶体管14所需的额外的时间增加了经过电路10的延迟而无需额外的电流和相关的功率消耗。晶体管27和28的发射极跟随器配置将输出19和20与连接到输出19和20的随后的电路的负载隔离开。
为了实现电路10的功能，输入37连接到晶体管11的基极，以及输入38连接到晶体管12的基极。晶体管11的发射极与晶体管12的发射极和晶体管23的集电极共同连接在一起。晶体管11的集电极连接到晶体管13的发射极。晶体管13的集电极与晶体管27的基极和电阻17的第一端共同连接在一起。电阻17的第二端与输入43和晶体管13的基极共同连接在一起。晶体管14的发射极连接到晶体管12的集电极。晶体管14的集电极与晶体管28的基极和电阻18的第一端共同连接在一起。电阻18的第二端与输入43和晶体管14的基极共同连接在一起。晶体管27的集电极与输入43和晶体管28的集电极共同连接在一起。集体管27的发射极与输出19和晶体管31的集电极共同连接在一起。晶体管31的发射极连接到电阻32的第一端，电阻32的第二端与回路44、电阻24的第一端和电阻34的第一端共同连接在一起。电阻34的第二端连接到晶体管33的发射极，晶体管33的集电极与输出20和晶体管28的发射极共同连接在一起。偏置控制输入39与晶体管23的基极、晶体管31的基极和晶体管33的基极共同连接在一起。晶体管23的发射极连接到电阻24的第二端。
图3示意性地举例说明了延迟电路50的一个实施例的一部分，所述延迟电路50是图2的描述中所说明的延迟电路10的另一个实施例。电路50类似于电路10，除了每个串叠晶体管的基极还连接到相对的串叠晶体管的集电极以外。类似地，每个发射极跟随器晶体管27和28的基极还连接到相对的串叠晶体管的基极。因此，晶体管14的基极又连接到晶体管13的集电极，以及晶体管13的基极还连接到晶体管14的集电极。在操作中，由于串叠晶体管13或14中的一个的集电极电压下降，因此，相对的串叠晶体管的基极也下降，这增加了用来导通串叠晶体管的时间量从而增加了电路50的延迟。例如，如果晶体管11和12接收到的信号施加于晶体管11基极的电压比施加于晶体管12基极的电压更大，则晶体管11导通。然而，因为晶体管12是先前导通的，所以晶体管14的集电极，以及晶体管13的基极，都是低的。晶体管14继续导通直到晶体管11的集电极上的电压减小到足够导通晶体管13的一个值。但是晶体管13的基极是低的，因此晶体管11的集电极上的电压必须变得更低以启动晶体管13。晶体管13的基极上的低电压需要额外的时间来启动晶体管13，从而增加了通过电路50的延迟。另外，一旦晶体管13启动，晶体管13就快速翻转，从而减少了输出19和20上的输出信号的边沿的上升和下降时间。
类似地，如果晶体管11和12接收的信号施加于晶体管12基极的电压比施加于晶体管11基极的电压更大，则晶体管12导通。然而，因为晶体管11是先前导通的，所以晶体管13的集电极，以及晶体管14的基极，都是低的。晶体管13继续导通直到晶体管12的集电极上的电压减小到足够导通晶体管14的一个值。但是因为晶体管14的基极是低的，因此晶体管12的集电极上的电压必须变得更低以启动晶体管14。晶体管14的基极上的低电压需要额外的时间来启动晶体管14，从而增加了通过电路50的延迟。另外，一旦晶体管14启动，晶体管14就快速翻转，从而减少了输出19和20上的输出信号的边沿的上升时间和下降时间。
图4示意性地举例说明了形成于半导体芯片(die)61上的半导体器件60的一个实施例的一部分的放大的平面图。在一些应用中，多个电路10或电路50或其组合可以在半导体芯片上被使用。芯片61举例说明了形成于芯片61上的几个电路10和电路50。芯片61还可以包括为了图的简化而未显示在图4中的其它电路。通过本领域技术人员所已知的半导体制造技术把电路10和电路50形成于芯片61上。
考虑到上面的全部内容，显而易见地，披露了一种新颖的器件和方法。除了其它特征之外还包括，形成耦合到差分对晶体管以接收来自于差分对的信号的串叠晶体管。串叠耦合的晶体管在没有增加功率消耗的情况下增加了延迟时间。另外，发射极跟随器晶体管耦合到串叠晶体管和延迟电路的输出之间。发射极跟随器配置减少了串叠晶体管上的负载以及减少了延迟电路的输出上的信号之间的歪斜。
虽然是用特定的优选实施例来描述本发明的，但许多选择和变化对半导体技术领域的技术人员来说是显然的。虽然延迟电路10和50是针对NPN双极型晶体管来描述的，但是该项技术也可应用于PNP晶体管和MOS晶体管。更具体地，本发明是针对特定的NPN晶体管结构来描述的，尽管所述方法可直接应用于其它双极型晶体管，以及应用于MOS、CMOS、BiCMOS、金属半导体FETs(MESFETs)、HFETs、和其它晶体管结构。另外，为了描述的清楚而在各处使用词“被连接到”，然而，其与词“被耦合到”有相同的含义。因此，“被连接到”应该解释为包括直接连接或间接连接。
权利要求
1.一种延迟电路，其包括第一和第二差分晶体管，其被耦合为差分对；第一串叠晶体管，其被耦合成从第一差分晶体管接收信号，所述第一串叠晶体管具有第一载流电极和第二载流电极；第二串叠晶体管，其被耦合成从第二差分晶体管接收信号，所述第二串叠晶体管具有第一载流电极和第二载流电极；第一发射极跟随器晶体管，其被耦合成从第一串叠晶体管接收信号，所述第一发射极跟随器晶体管具有第一载流电极和第二载流电极；和第二发射极跟随器晶体管，其被耦合成从第二串叠晶体管接收信号，所述第二发射极跟随器晶体管具有第一载流电极和第二载流电极。
2.根据权利要求1所述的延迟电路，其中所述第一发射极跟随器晶体管包括具有被耦合到所述第一串叠晶体管的第一载流电极的基极和被耦合到所述延迟电路的第一输出的发射极的第一发射极跟随器晶体管。
3.根据权利要求2所述的延迟电路，其中所述第一串叠晶体管包括被耦合到所述第一差分晶体管的第一载流电极的所述第一串叠晶体的第二载流电极。
4.根据权利要求3所述的延迟电路，还包括所述第一差分晶体管的第二载流电极被耦合到所述第二差分晶体管的第一载流电极。
5.根据权利要求2所述的延迟电路，其中所述第二发射极跟随器晶体管包括具有被耦合到所述第二串叠晶体管的第一载流电极的基极和被耦合到所述延迟电路的第二输出的发射极的第二发射极跟随器晶体管。
6.根据权利要求5所述的延迟电路，其中所述第二串叠晶体管包括被耦合到所述第二差分晶体管的第一载流电极的所述第二串叠晶体的第二载流电极。
7.根据权利要求1所述的延迟电路，还包括被耦合到所述第一串叠晶体管和所述延迟电路的功率输入之间的第一负载电阻。
8.根据权利要求7所述的延迟电路，还包括被耦合到所述第二串叠晶体管和所述延迟电路的功率输入之间的第二负载电阻。
9.一种形成延迟电路的方法，包括形成被耦合起来以接收输入信号的差分对；配置串叠耦合的晶体管以从所述差分对接收信号；配置跟随器耦合的晶体管以从所述串叠耦合的晶体管接收信号，并形成代表所述输入信号并从所述输入信号延迟的输出信号。
10.根据权利要求9所述的方法，其中配置所述串叠耦合的晶体管以从所述差分对接收信号的步骤包括将第一跟随器晶体管的控制电极耦合到第一串叠晶体管的第一载流电极，将所述第一跟随器晶体管的第一载流电极耦合到所述延迟电路的第一输出，将第二跟随器晶体管的控制电极耦合到第二串叠晶体管的第一载流电极，和将所述第二跟随器晶体管的第一载流电极耦合到所述延迟电路的第二输出。
全文摘要
在一个实施例中，形成延迟电路以使用串叠耦合的晶体管来接收来自于差分对的信号，并增加经过延迟电路的传播。
文档编号H03K17/28GK1829087SQ20061000367
公开日2006年9月6日 申请日期2006年1月11日 优先权日2005年2月14日
发明者艾拉·E.·巴斯基特 申请人:半导体元件工业有限责任公司