用于内插延迟的电路和方法

专利名称：用于内插延迟的电路和方法
技术领域：
本发明一般地涉及延迟锁定环(delay locked loop)，并特别涉及延迟锁定环中 的延迟线。
背景技术：
例如数字信号处理器、微控制器、存储器器件和其他的输入/输出设备的电子设 备经常要求使用多个经延迟的时钟信号。已经使用几种技术来产生多个经延迟的时钟信 号，但是，这些技术中很多都不满足高端电子设备的定时要求。例如，多速率时钟发生器 (multiple rateclock generators, MRCG)可以使用运行于高达1GHz时钟速率的32抽头 延迟线，要求每抽头延迟小于30皮秒。在使用标准电压阈值晶体管的工艺中使用的标准缓 冲器延迟线或定制单元经常不满足这种要求。其他的多速率时钟发生器经常利用具有交替的正逻辑和负逻辑的反相器链来提 高时钟产生速度。但是，由于反相器链不对称的上升/下降传播延迟结合交替的逻辑极性 (交替的N0R和NAND使用)，反相器链可能引入不均勻的相移。因此，存在对改进的产生多个经延迟的时钟信号的电子系统设计的需求。

发明内容
根据本发明的一个方面，提供一种设备，包含具有分数级延迟的延迟锁定环 (DLL)，所述DLL包含延迟级，所述延迟级被耦合成接收差分时钟输入信号并被耦合成提 供差分时钟输出信号；分数级延迟比较电路，所述分数级延迟比较电路被耦合成接收所述 差分时钟输出信号和所述差分时钟输入信号，并提供第一单端时钟信号，该第一单端时钟 信号相对于所述差分时钟输入信号具有第一延迟；和完整级延迟比较电路，所述完整级延 迟比较电路被耦合成接收所述差分时钟输出信号或所述差分时钟输入信号其中之一，并被 耦合成提供第二单端时钟信号，该第二单端时钟信号相对于所述差分时钟输入信号具有第 二延迟。可选地，所述DLL还包含第二完整级延迟比较电路，所述第二完整级延迟比较电 路被耦合成接收所述差分时钟输出信号或所述差分时钟输入信号中的另一个，并提供具有 第三延迟的第三单端时钟信号，所述第三延迟和所述第二单端时钟信号的所述第二延迟至 少相差所述延迟级的延迟量。可选地，所述完整级延迟比较电路被耦合成接收所述差分时钟输出信号；并且所 述第一延迟是所述第二延迟的预定分数部分。可选地，所述第一延迟基本上等于所述第二延迟的一半。
可选地，所述分数级延迟比较电路和所述完整级延迟比较电路具有基本上匹配的 输出阻抗。可选地，所述差分时钟输出信号和所述差分时钟输入信号中的每一个均包含第一 和第二互补信号，所述分数级延迟比较电路包含第一求和电路，所述第一求和电路包含被 耦合成接收所述差分时钟输入信号的所述第一互补信号的第一输入，和被耦合成接收所述 差分时钟输出信号的所述第二互补信号的第二输入；和第二求和电路，所述第二求和电路 包含被耦合成接收所述差分时钟输入信号的所述第二互补信号的第一输入，和被耦合成接 收所述差分时钟输出信号的所述第一互补信号的第二输入。可选地，所述分数级延迟比较电路还包含比较器，所述比较器被耦合成提供指示 所述差分时钟输入信号的所述第一互补信号与所述差分时钟输出信号的所述第二互补信 号之和、与所述差分时钟输入信号的所述第二互补信号与所述差分时钟输出信号的所述第 一互补信号之和的相对值的信号。可选地，所述第一求和电路包含多个晶体管，并且所述比较器包含多个晶体管，并 且至少一个晶体管处于所述的这两组多个晶体管中。可选地，所述完整级延迟比较电路是第一和第二完整级延迟比较电路中的第一 个，并且所述DLL还包含所述第二完整级延迟比较电路，其中所述第一完整级延迟比较电 路包含包含第一和第二输入的第一求和电路，每一个所述输入均被耦合成接收所述差分 时钟输入信号的所述第一互补信号；和包含第一和第二输入的第二求和电路，每一个所述 输入均被耦合成接收所述差分时钟输入信号的所述第二互补信号；并且所述第二完整级延 迟比较电路包含包含第一和第二输入的第一求和电路，每一个所述输入均被耦合成接收 所述差分时钟输出信号的所述第一互补信号；和包含第一和第二输入的第二求和电路，每 一个所述输入均被耦合成接收所述差分时钟输出信号的所述第二互补信号。可选地，所述完整级延迟比较电路包含包含第一和第二输入的第一求和电路，所 述第一和第二输入中的每一个均被耦合成接收所述差分时钟输出信号的所述第一互补信 号；和包含第一和第二输入的第二求和电路，所述第一和第二输入中的每一个均被耦合成 接收所述差分时钟输出信号的所述第二互补信号。可选地，所述延迟级是差分缓冲器，包含第一反相器，所述第一反相器被耦合成 接收所述差分时钟输入信号的第一互补信号并提供所述差分时钟输出信号的第一互补信 号；和第二反相器，所述第二反相器被耦合成接收所述差分时钟输入信号的第二互补信号 并提供所述差分时钟输出信号的第二互补信号。可选地，所述DLL还包含转换对称控制电路，所述转换对称控制电路耦合到所述 延迟级，以便控制对于所述差分时钟输出信号和差分时钟输入信号中的每一个何时发生转换。根据本发明的一个方面，提供一种包含具有内插延迟的延迟锁定环(DLL)的电 路，所述DLL包含差分反相器，所述差分反相器被耦合成接收差分时钟信号，并被耦合成 提供被反相的差分时钟信号；内插电路，所述内插电路被耦合成接收所述时钟信号和所述 被反相的时钟信号，并提供内插时钟信号，所述内插时钟信号相对于所述差分时钟信号具 有第一延迟；和差分比较电路，所述差分比较电路被耦合成接收所述被反相的差分时钟信 号，并被耦合成提供非内插时钟信号，所述非内插时钟信号相对于所述差分时钟信号具有第二延迟，其中，所述第二延迟对应于所述差分反相器的完整延迟，并且所述第一延迟对应 于所述完整延迟的预定分数部分。根据本发明的一个方面，提供一种用于提供时钟信号的方法，包含给延迟电路提 供差分时钟信号，所述延迟电路包括多个串联耦合的延迟级，每一个延迟级将所述差分时 钟信号延迟一个延迟单元，并将所述差分时钟信号反相；提供多个差分延迟级输出信号； 为每一个差分延迟级输出信号提供单端时钟信号；在所述差分延迟级时钟信号对之间进行 内插；和为每一个延迟级提供内插单端时钟信号。可选地，所述内插包含接收差分延迟级输入信号和差分延迟级输出信号，每一个所 述差分信号均包含第一和第二互补信号；将所述差分延迟级输入信号的所述第一互补信号与 所述差分延迟级输出信号的所述第二互补信号求和以提供第一个和；将所述差分延迟级输入 信号的所述第二互补信号与所述差分延迟级输出信号的所述第一互补信号求和以提供第二个 和；比较所述第一个和第二个和；并且响应于所述比较，提供所述内插单端时钟信号。可选地，所述方法还包含控制由针对每一个差分延迟级输出信号发生的互补信 号转换而表现出的对称量。可选地，所述方法还包含检测相位检测电路的输入信号和所述相位检测电路的 输出信号之间的相位差；和响应于检测到所述相位差，调整所述延迟单元。根据本发明的一个方面，提供一种设备，包含差分时钟信号延迟电路，所述差分 时钟信号延迟电路包括多个串联耦合的延迟级，每一个延迟级被配置成将延迟级输入信号 延迟一个延迟单元，并将所述延迟级输入信号反相，以提供延迟级输出信号；第一装置，用 于响应于接收到每一个延迟级的所述差分延迟级输出信号或所述差分延迟级输入信号其 中之一，为每一个延迟级提供单端时钟信号；和第二装置，用于响应于接收到每一个延迟级 的所述差分延迟级输出信号和所述差分延迟级输入信号这两者，为每一个延迟级提供内插 单端时钟信号。可选地，所述第二装置包含用于针对每一个延迟级，将所述差分延迟级输入信号 的第一互补信号与所述差分延迟级输出信号的第二互补信号求和以提供第一个和的装置； 用于针对每一个延迟级，将所述差分延迟级输入信号的第二互补信号与所述差分延迟级输 出信号的第一互补信号求和以提供第二个和的装置；和用于针对每一个延迟级比较所述第 一个和第二个和的装置，所述设备还包含用于控制由针对每一个差分延迟级输出信号发 生的互补信号转换而表现出的对称量的装置；用于检测相位检测电路的输入信号和所述相 位检测电路的输出信号之间的相位差的装置；和用于响应于检测到所述相位差，调整所述 延迟单元的装置。根据本发明的一个方面，提供一种电路，包含用于将第一信号和第二信号求和的 第一电路装置；用于将第三信号和第四信号求和的第二电路装置；和用于比较所述第一和 第二信号的和与所述第三和第四信号的和的第三电路装置；其中所述第一和第三信号是第 一差分信号的互补信号；所述第二和第四信号是第二差分信号的互补信号；并且所述第二 差分信号是所述第一差分信号的经延迟的反相。


在附图中通过举例而非限制说明本发明，其中，相似的标记指示类似或者可能甚至相同的元素，并且其中图1以框图的形式示出了根据本发明的一个实施例的电子系统；图2以框图的形式示出了根据本发明的一个实施例的内插延迟线；图3以电路图的形式示出了根据本发明的一个实施例的内插比较器；图4以电路图的形式示出了根据本发明的一个实施例的对称延迟单元；和图5根据本发明的一个实施例示出了各个信号的时序图。为了简单和清晰示出了图中的元素，并且不一定按比例绘制。
具体实施例方式下面的讨论旨在提供对本发明的至少一个例子的详细描述，并且不应该被当作限 制本发明自身。相反，任意数量的变化可能落入本发明的范围，在本描述之后的权利要求中 适当地限定了本发明的范围。图1示出了根据本发明的一个实施例的电子系统100。电子系统100包括时钟 142和延迟锁定环110。在一个实施例中，电子系统100可以包括集成电路，其中，所述集成 电路包括延迟锁定环110。延迟锁定环110包括内插延迟线120、环路滤波器160和鉴相器 (phasedetector) 130。鉴相器130耦合到环路滤波器160和时钟142。环路滤波器160耦 合到内插延迟线120。时钟142耦合到内插延迟线120和鉴相器130。在一个实施例中，在正常操作期间，内插延迟线120从时钟142接收时钟输入信号 140，并从环路滤波器160的输出接收环路滤波器输出信号165。在一个实施例中，时钟输 入信号140可以是差分时钟输入信号。内插延迟线120使用时钟输入140和环路滤波器输 出信号165来产生多个经延迟的时钟输出信号150。经延迟的时钟输入信号150可被例如 数字信号处理器、微控制器、存储器器件和其他的输入/输出设备的电子设备(未示出)使 用，上述电子设备要求延迟量上有变化的经延迟的时钟信号。在图1中所示的实施例中，经 延迟的时钟输出信号150包括经延迟的时钟输出信号152、经延迟的时钟输出信号154、经 延迟的时钟输出信号156，以及经延迟的时钟输出信号158。在其他的实施例中，经延迟的 时钟输出信号150可以包括更多或更少数量的经延迟的时钟输出信号。例如在一个实施例 中，32个经延迟的时钟输出信号可被用于采用多速率时钟发生器(MRCG)的电子系统。在一个实施例中，鉴相器130从时钟142接收时钟输入140，并从内插延迟线120 接收经延迟的时钟输出信号158，并产生提供给环路滤波器160的相位指示信号135。在另 外的实施例中，鉴相器130可以接收经延迟的时钟输出信号152而非时钟输入140。在一个 实施例中，相位指示信号135指示经延迟的时钟输出158和时钟输入140之间的相位关系。 例如，在一个实施例中，鉴相器130将时钟输入140的上升沿与经延迟的时钟输出158的上 升沿进行比较，并输出相位指示信号135，相位指示信号135指示经延迟的时钟输出158的 相位是领先时钟输入140的相位还是滞后于时钟输入140的相位。在一个实施例中，环路滤波器160从鉴相器130接收多个相位指示值，并将所述相 位指示值平均以产生平均相位指示值。平均相位指示值被环路滤波器160作为环路滤波器 输出信号165(输出165)输出，并被提供给内插延迟线120。在一个实施例中，由环路滤波 器160输出的平均相位指示值起到指示时钟输入140和经延迟的时钟输出158之间的相位 差的作用。在一个实施例中，环路滤波器输出信号165被内插延迟线120用来调整经延迟
6的时钟输出信号150的延迟。在一个实施例中，经延迟的时钟输出152可以是例如被延迟了时钟输入140周期 的分数部分的时钟输入140。在一个实施例中，使用经延迟的时钟输出150中的经延迟的时 钟输出信号的数量来确定经延迟的时钟输出150的每一个经延迟的时钟输出的分数周期 延迟。例如，在一个实施例中，如果经延迟的时钟输出信号150的数量是32，则每一个时钟 输出信号的延迟是时钟输入140的周期除以32的延迟量。图2示出了根据本发明的一个实施例的内插延迟线120的一部分。内插延迟线 120包括对称延迟单元281、单端到差分转换器241、例如差分比较器230的完整级延迟比较 电路、例如内插比较器220的分数级延迟比较电路、例如差分比较器250的完整级延迟比较 电路，以及失配补偿器267。差分比较器230包括求和器232、求和器234，以及比较器238。差分比较器250包 括求和器252、求和器254，以及比较器258。内插比较器220包括求和器222、求和器224， 以及比较器228。所示的差分比较器230和250有时候被称作完整级延迟比较电路，等等。所示的 内插比较器220有时候被称作分数级延迟比较电路，等等。差分比较器230和差分比较器 250是非内插比较电路。所示的分数级延迟比较电路220和完整级延迟比较电路250具有基本上匹配的输 出阻抗。分数级延迟比较电路220和完整级延迟比较电路230也可以具有基本上匹配的输 出阻抗。对称延迟单元281包括延迟级210、延迟控制单元或电路280，以及对称校正单元 270。对称校正单元270有时候被称作转换对称控制电路。在一个实施例中，延迟级210是 差分缓冲器。延迟级210包括反相器212和反相器214。在一个实施例中，反相器212和反 相器214是差分反相器。在一个实施例中，内插延迟线120包括多个串联耦合的反相器212和214、多个内 插比较器220，以及多个差分比较器230和250。在这样的实施例中，每一个内插比较器220 对应于一组反相器212和214，并且每一个差分比较器230、250对应于一组反相器212和 214的输入或输出。单端到差分转换器241从时钟142接收时钟输入140。使用单端到差分转换器241 将时钟输入140分为互补的分量242和244。包括时钟分量信号242和244的差分时钟输 入205被提供给延迟级210、内插比较器220和差分比较器230。差分比较器230的求和器232接收差分分量244并将差分分量244与其自己求 和以产生输出233。差分比较器230的求和器234接收差分分量242并将差分分量242与 其自己求和以产生输出235。比较器238将输出233与输出235比较，并产生单端的、经 延迟的输出信号262。经延迟的输出信号262的延迟量依赖于由差分比较器230导致的延 迟。在一个实施例中，当输出233的值超过输出235的值时，经延迟的输出信号262被施加 (assert)。在另一实施例中，当输出235的值超过输出233的值时，经延迟的输出信号262 被施加。延迟级210从单端到差分转换器241接收差分分量242和差分分量244，并从延迟 控制单元280接收延迟控制信号284。延迟级210可以是例如差分反相器。在一个实施例中，延迟控制信号284被提供给延迟级210以便调整经延迟的时钟输出信号150的延迟量。 延迟级210的反相器212接收差分分量242和延迟控制信号284，并且延迟级210的反相 器214接收差分分量244和延迟控制信号284。反相器212将差分分量242反相，并输出被 反相的差分分量246，其延迟量(延迟单元)依赖于延迟控制信号284。反相器214将差分 分量244反相，并输出被反相的差分分量248，其延迟量也依赖于延迟控制信号284。包括 反相的差分分量246和反相的差分分量248的差分时钟输出信号249被提供给内插比较器 220和差分比较器250。差分比较器250的求和器252接收反相的差分分量246并将反相的差分分量246 与其自己求和以产生输出253。差分比较器250的求和器254接收反相的差分分量248并 将反相的差分分量248与其自己求和以产生输出255。比较器258将输出253与输出255 比较，并产生经延迟的输出信号266 (单端时钟信号266)。经延迟的输出信号266相对于 差分时钟输入205具有延迟，至少部分基于由延迟级210施加于差分分量242和差分分量 244的延迟。在一个实施例中，经延迟的输出信号266的延迟对应于差分反相器210和差 分比较器250的总延迟。例如，经延迟的输出信号266的完整延迟可以是90皮秒的延迟， 而差分时钟输入205和经延迟的输出信号262之间的延迟可以是30皮秒。在一个实施例 中，当输出253的值超过输出255的值时，比较器258施加经延迟的输出信号266。在另一 实施例中，当输出255的值超过输出253的值时，比较器208施加经延迟的输出信号266。内插比较器220的求和器222接收差分分量244和反相的差分分量246。内插比 较器的求和器224接收差分分量242和反相的差分分量248。求和器222将差分分量244 与反相的差分分量246求和，以产生输出223。求和器224将差分分量242与反相的差分 分量248求和，以产生输出225。比较器228将输出223与输出225进行比较以产生经延 迟的输出信号264(单端时钟信号264)。基于由延迟级210施加于差分时钟输入205的延 迟，经延迟的输出信号264相对于差分时钟输入205具有延迟。在一个实施例中，经延迟的 输出信号264的延迟对应于经延迟的输出信号266的完整延迟的预定分数部分。例如，在 一个实施例中，延迟控制单元280 (下面进一步描述)可以控制经延迟的输出信号264的延 迟，使得它是经延迟的输出信号266的完整延迟的一半。在一个实施例中，经延迟的输出信 号264指示差分分量244和反相的差分分量242之和与差分分量242和反相的差分分量 244之和的相对值。在一个实施例中，当输出223的值超过输出225的值时，经延迟的输出 信号264被施加。在另一实施例中，当输出225的值超过输出223的值时，经延迟的输出信 号264被施加。为了帮助延迟控制和对称校正操作，延迟控制单元280从环路滤波器160接收环 路滤波器输出信号165，并使用环路滤波器输出信号165来产生延迟控制信号284和延迟 输出信号282。延迟级210使用延迟控制输出信号284来调整经延迟的输出信号262、经延 迟的输出信号264以及经延迟的输出信号266相对于差分时钟输入205的延迟量。如前面 所述，经延迟的输出信号264的延迟可以是经延迟的输出信号266的延迟的预定分数部分。 在一个实施例中，经延迟的输出信号264的延迟大致等于经延迟的输出信号266的延迟的 一半。在一个实施例中，对称校正单元270接收延迟输出信号282、反相的差分分量246， 以及反相的差分分量248。在一个实施例中，对称控制单元270被耦合到延迟级210以便控制对于每一个差分时钟输出信号和差分时钟输入信号何时发生转换。在一个实施例中，对 称校正单元270使用延迟输出信号282、反相的差分分量246和反相的差分分量248来校正 反相的差分分量246和反相的差分分量248的对称性上的误差。在一个实施例中，校正反 相的差分分量246和反相的差分分量248的对称性上的误差校正输出225和输出223的对 称性上的误差，如图5中所示。此外，反相的差分分量246和反相的差分分量248的对称性 上的校正允许经延迟的输出信号264的延迟与经延迟的输出信号262和经延迟的输出信号 266之间的延迟的一半对齐。在一个实施例中，经延迟的输出信号262、经延迟的输出信号264，以及经延迟的 输出信号266被提供给失配补偿器267进行失配补偿。失配补偿器267接收经延迟的输出 信号262、经延迟的输出信号264，以及经延迟的输出信号266，并执行失配补偿操作，失配 补偿操作补偿期望的延迟时间以外的延迟时间轮廓(delay time delineation) 0例如，在 一个实施例中，当经延迟的输出信号262、经延迟的输出信号264，以及经延迟的输出信号 266之间的期望延迟时间是30皮秒，而经延迟的输出信号262和经延迟的输出信号264之 间的延迟时间是30. 5皮秒并且经延迟的输出信号264和经延迟的输出信号266之间的延 迟时间是29. 5皮秒时，失配补偿器267可以通过匹配每一个经延迟的输出信号之间的延迟 时间补偿延迟时间上的差异，以使每一个延迟时间接近匹配到30皮秒。失配补偿器267提 供经延迟的时钟输出信号150作为内插延迟线120的输出。图3示出了根据本发明的一个实施例的内插比较器220。内插比较器220包括加 法器块310 (求和电路310)、电流源330，以及加法器块320 (求和电路320)。加法器块310 包括PM0S晶体管312、PM0S晶体管316、NM0S晶体管314，和匪OS晶体管318。电流源330 包括PM0S晶体管332和匪OS晶体管334。加法器块330包括PM0S晶体管326、PM0S晶体 管322、NM0S晶体管328，以及NM0S晶体管324。PM0S晶体管312的控制电极或端子和NM0S晶体管314的控制电极被耦合成在节 点340接收差分分量242。PM0S晶体管316的控制电极和NM0S晶体管318的控制电极被 耦合成在节点342接收被反相的差分分量248。PM0S晶体管326的控制电极和NM0S晶体 管328的控制电极被耦合成在节点344接收被反相的差分分量246。PM0S晶体管322的控 制电极和NM0S晶体管324的控制电极被耦合成在节点346接收差分分量244。第一电流 电极(有时候叫作电流操纵端子，等等)，在这个例子中是PM0S晶体管312、316、326和322 的源极，在节点335被耦合到PM0S晶体管332的第二电流电极(漏极)。NM0S晶体管314、 318,328和324的第二电流电极(源极)在节点333被耦合到NM0S晶体管334的第一电 流电极(漏极)。PM0S晶体管322的控制电极和NM0S晶体管334的控制电极在节点331 被耦合到晶体管312、316、314和318的漏极。PM0S 322的源极被耦合到VDD。NM0S晶体管 334的源极被耦合到地Vss。晶体管328、324、326和322的漏极被耦合成提供经延迟的输 出信号264。加法器块310从时钟140接收差分分量242，并从反相器214接收被反相的差分 分量248。在一个实施例中，PM0S晶体管312和NM0S晶体管314在节点340接收差分分量 242，并且PM0S晶体管316和NM0S晶体管318在节点342接收被反相的差分分量248。加法器块310的PM0S晶体管312、匪OS晶体管314、PM0S晶体管316，以及匪OS晶 体管318组合成将差分分量242与被反相的差分分量248相加。代表差分分量242和被反
9相的差分分量248之和的输出信号223在节点335和节点333被提供给电流源330。此外， 加法器块310在节点331给电流源330提供输入电压信号。PM0S晶体管332和NM0S晶体 管334的控制电极接收所述输入电压信号，并基于所述输入电压信号的电压给节点335和 节点333提供电流。为了帮助内插比较器220的比较器操作，提供给节点331的电压输入信号支配由 电流源330提供给节点335和节点333的电流量。S卩，电流源330的PM0S晶体管332基于 提供给PM0S晶体管332的控制电极的电压量给节点335提供电流。类似地，电流源330的 NM0S晶体管332基于提供给PM0S晶体管334的控制电极的电压量给节点333提供电流。加法器块320从时钟140接收差分分量244，并从反相器212接收被反相的差分 分量246。在一个实施例中，PM0S晶体管322和NM0S晶体管324在节点346接收差分分量 244。PM0S晶体管326和NM0S晶体管328在节点344接收被反相的差分分量246。加法器 块320的PM0S晶体管322、NM0S晶体管324、PM0S晶体管326，以及NM0S晶体管328组合 成将差分分量244与被反相的差分分量246相加。代表差分分量244和被反相的差分分量 246之和的输出信号225被提供给节点335和节点333。此外，加法器块320将经延迟的输 出信号264提供给节点391。图4示出了根据本发明的一个实施例的对称延迟单元281。对称延迟单元281包 括延迟控制单元280、对称校正单元270和延迟级210。延迟控制单元280包括PM0S延迟 控制单元482和NM0S延迟控制单元484。PM0S延迟控制单元482包括PM0S晶体管462、 PM0S晶体管464、PM0S晶体管466和PM0S晶体管468。NM0S延迟控制单元482包括NM0S 晶体管452、NM0S晶体管454、NM0S晶体管456和NM0S晶体管458。对称校正单元270包 括交叉耦合到反相器492的反相器490。反相器490包括PM0S晶体管432和NM0S晶体管 434。反相器492包括PM0S晶体管442和NM0S晶体管444。延迟级210包括反相器212和 反相器214。反相器212包括耦合到NM0S晶体管414的PM0S晶体管412。反相器214包 括PM0S晶体管422和NM0S晶体管424。在一个实施例中，反相器490可以是较弱的反相器，并且反相器492可以是较弱的 反相器。例如，在一个实施例中，反相器490和反相器492的晶体管的宽度可以小于反相器 212和反相器214的晶体管的宽度。在一个实施例中，对称校正单元270的PM0S晶体管432、 匪OS晶体管434、PM0S晶体管442和匪OS晶体管444在尺寸上小于延迟级210的PM0S晶 体管412、NM0S晶体管414、PM0S晶体管422和NM0S晶体管424。在一个实施例中，反相器 490和反相器492的晶体管的宽度可以比反相器212和反相器214的晶体管的宽度小四分 之一。在一个实施例中，延迟控制单元280将延迟控制信号284提供给延迟210，并将延 迟输出信号282提供给对称校正单元270。PM0S延迟单元482的PM0S晶体管462、PM0S晶 体管464、PM0S晶体管466和PM0S晶体管468的第一电流电极被耦合成接收电VDD。PM0S 晶体管462、PM0S晶体管464、PM0S晶体管466和PM0S晶体管468的控制电极被耦合成接 收环路滤波器输出165。PM0S晶体管462的第二电流电极被耦合成将延迟控制信号284提 供给反相器212的PM0S晶体管312的第一电流电极。PM0S晶体管468的第二电流电极被 耦合成将延迟控制信号284提供给反相器214的PM0S晶体管422的第一电流电极。PM0S 晶体管464的第二电流电极被耦合成将延迟输出信号282提供给反相器490的PM0S晶体管432的第一电流电极。PM0S晶体管466的第二电流电极被耦合成将延迟输出信号282提 供给反相器492的PM0S晶体管442的第一电流电极。匪OS延迟控制单元482的匪OS晶体管452、NM0S晶体管454、NM0S晶体管456和 NM0S晶体管458的第二电流电极被耦合到地Vss。NM0S晶体管452的第一电流电极被耦合 成将延迟控制信号284提供给NM0S晶体管414的第二电流电极。NM0S晶体管458的第一 电流电极被耦合成将延迟控制信号284提供给NM0S晶体管424的第二电流电极。NM0S晶 体管454的第一电流电极被耦合成将延迟输出信号282提供给NM0S晶体管434的第二电 流电极。NM0S晶体管456的第一电流电极被耦合成将延迟输出信号282提供给NM0S晶体 管444的第二电流电极。匪OS晶体管452、NM0S晶体管454、NM0S晶体管456和匪OS晶体 管458的控制电极被耦合成接收环路滤波器输出165。反相器212的PM0S晶体管412和NM0S晶体管414的控制电极被耦合成从时钟 142接收差分分量242。PM0S晶体管412的第一电流电极被耦合成在PM0S晶体管462的第 二电流电极接收延迟控制信号284。NM0S晶体管414的第二电流电极被耦合成在NM0S晶 体管452的第一电流电极接收延迟控制信号284。PM0S晶体管412的第二电流电极和NM0S 晶体管414的第一电流电极在节点495被耦合到交叉耦合的反相器490和492。在一个实 施例中，使用在PM0S晶体管462的第二电流电极和NM0S晶体管452的第一电流电极提供 的延迟控制信号284来调整被反相的差分分量246的延迟。反相器422的PM0S晶体管422和NM0S晶体管424的控制电极被耦合成从时钟 142接收差分分量244。PM0S晶体管422的第一电流电极被耦合成在PM0S晶体管468的第 二电流电极接收延迟控制信号284。NM0S晶体管424的第二电流电极被耦合成在NM0S晶 体管458的第一电流电极接收延迟控制信号284。PM0S晶体管422的第二电流电极和NM0S 晶体管424的第一电流电极被耦合成在节点496将被反相的差分分量248提供给交叉耦合 的反相器490和492。在一个实施例中，使用在PM0S晶体管468的第二电流电极和NM0S晶 体管458的第一电流电极提供的延迟控制信号284来调整被反相的差分分量248的延迟。在一个实施例中，对称校正单元270从PM0S延迟控制单元482和匪OS延迟控制 单元484接收延迟输出信号282，并从延迟级210接收被反相的差分分量246和被反相的差 分分量248。PM0S晶体管432的第一电流电极被耦合成在PM0S晶体管464的第二电流电 极接收延迟输出信号282。NM0S晶体管434的第二电流电极被耦合成在NM0S晶体管454 的第一电流电极接收延迟输出信号282。PM0S晶体管432和NM0S晶体管434的控制电极 在节点496被耦合到PM0S晶体管442的第二电流电极、NM0S晶体管444的第一电流电极、 PM0S晶体管422的第二电流电极，以及NM0S晶体管424的第一电流电极。PM0S晶体管442的第一电流电极被耦合成在PM0S晶体管466的第二电流电极接 收延迟输出信号282。NM0S晶体管444的第二电流电极被耦合成在NM0S晶体管456的第 一电流电极接收延迟输出信号282。PM0S晶体管442和NM0S晶体管444的控制电极在节 点495被耦合到PM0S晶体管432的第二电流电极、NM0S晶体管434的第一电流电极、PM0S 晶体管412的第二电流电极，以及NM0S晶体管414的第一电流电极。在一个实施例中，使 用在PM0S晶体管464的第二电流电极、NM0S晶体管454的第一电流电极、PM0S晶体管466 的第二电流电极，以及NM0S晶体管456的第一电流电极提供的延迟输出信号282，将节点 495处的被反相的差分分量246调整成和节点496处的被反相的差分分量248对称。在一个实施例中，转换对称电路270控制对于每一个差分时钟输出信号(被反相的差分分量246 和被反相的差分分量248)和差分时钟输入信号(差分分量242和差分分量244)何时发生 转换。在一个实施例中，差分分量242和差分分量244被这样转换，其斜率(slope)的中间 点大致相等。在一个实施例中，被反相的差分分量246和被反相的差分分量248被这样转 换，其斜率的中间点大致相等。图5根据本发明的一个实施例示出了差分分量信号242、差分分量信号244、被反 相的差分分量248、被反相的差分分量246、差分分量信号242与被反相的差分分量248的 和信号(summation signal)、差分分量信号244与被反相的差分分量信号246的和信号、经 延迟的输出信号262、经延迟的输出信号264以及经延迟的输出信号266。注意，贯穿本申请描述的各种硬件单元和电路可以被各种功能重用或共享。注意， 执行比较器操作的比较器电路，例如差分比较器230、内插比较器220和差分比较器250，可 以是任何执行这里所描述的比较器操作的比较器电路。在一个实施例中，内插比较器220、 差分比较器230和差分比较器250在内部基本上类似。本发明的实施例可以被实施在硬 件、软件或这两者的组合中。例如，一些实施例可以由具有控制电路的有限状态机实施，所 述控制电路具有控制所述状态机的执行的微码。另外，可以使用软件代码来执行上面的功 能。此外，延迟锁定环110可以是使用硬件描述语言被编码在计算机可读介质上的可合成 电路。在前面的说明书中已经参考具体实施例描述了本发明。但是，普通技术人员理解， 不偏离在下面的权利要求书中给出的本发明的范围，可以做出各种修改和变化。因此，说明 书和附图要被看作说明性的而非限制性的，并且预期所有这些修改都被包括在本发明的范 围以内。在本发明的一个实施例中，一种装置包括具有分数级延迟的延迟锁定环(DLL)。所 述DLL包括延迟级、分数级延迟比较电路和完整级延迟比较电路。所述延迟级被耦合成接 收差分时钟输入信号并被耦合成提供差分时钟输出信号。所述分数级延迟比较电路被耦合 成接收所述差分时钟输出信号和所述差分时钟输入信号，并提供第一单端时钟信号，第一 单端时钟信号相对于所述差分时钟输入信号具有第一延迟。所述完整级延迟比较电路被耦 合成接收所述差分时钟输出信号或所述差分时钟输入信号其中之一，并被耦合成提供第二 单端时钟信号，第二单端时钟信号相对于所述差分时钟输入信号具有第二延迟。在一个实施例中，电路包括具有内插延迟的延迟锁定环(DLL)。所述DLL包括差分 反相器、内插电路和差分比较电路。差分反相器被耦合成接收差分时钟信号并被耦合成提 供被反相的差分时钟信号。内插电路被耦合成接收时钟信号和被反相的时钟信号，并提供 内插时钟信号，所述内插时钟信号相对于时钟信号具有第一延迟。差分比较电路被耦合成 接收被反相的时钟信号，并被耦合成提供非内插时钟信号，所述非内插时钟信号相对于时 钟信号具有第二延迟。所述第二延迟对应于差分反相器的完整延迟，并且所述第一延迟对 应于所述完整延迟的预定分数部分。在本发明的一个实施例中，提出了一种用于提供时钟信号的方法。差分时钟信号 被提供给延迟电路。所述延迟电路包括多个串联耦合的延迟级。每一个延迟级将所述时钟 信号延迟一个延迟单元，并将所述时钟信号反相。提供多个差分延迟级输出信号。为每一 个差分延迟级输出信号提供单端时钟信号。在差分延迟级时钟信号对之间发生内插。为每一个延迟级提供内插单端时钟信号。在一个实施例中，一种装置包括差分时钟信号延迟电路、多个串联耦合的延迟 级、用于为每一个延迟级提供单端时钟信号的第一装置，和为每一个延迟级提供内插单端 时钟信号的第二装置。所述差分时钟信号延迟电路包括所述多个串联耦合的延迟级。每一 个延迟级被配置成将延迟级输入信号延迟一个延迟单元，并将所述延迟级输入信号反相， 以提供延迟级输出信号。所述第一装置用于响应于接收到每一个延迟级的所述差分延迟级 输出信号或所述差分延迟级输入信号其中之一，为每一个延迟级提供单端时钟信号。所述 第二装置用于响应于既接收到每一个延迟级的所述差分延迟级输出信号也接收到所述差 分延迟级输入信号，为每一个延迟级提供内插单端时钟信号。在一个实施例中，电路包括第一电路装置、第二电路装置和第三电路装置。所述第 一电路装置用于将第一信号和第二信号求和。所述第二电路装置用于将第三信号和第四信 号求和。所述第三电路装置用于比较所述第一和第二信号的和与所述第三和第四信号的 和。所述第一和第三信号是第一差分信号的互补信号。所述第二和第四信号是第二差分信 号的互补信号。所述第二差分信号是所述第一差分信号的经延迟的反相。这里描述的晶体管(双极型、场效应，等等)可以被概念化为具有控制端子，所述 控制端子控制第一电流操纵端子和第二电流操纵端子之间的电流流动。控制端子上的适当 条件导致电流从第一电流操纵端子流到第二电流操纵端子，或者从第二电流操纵端子流到 第一电流操纵端子。例如，在双极型NPN晶体管中，第一电流操纵端子是集电极，控制端子是基极，而 第二电流操纵端子是发射极。进入基极的充足电流导致集电极到发射极电流流动。在双极 型PNP晶体管中，第一电流操纵端子是发射极，控制端子是基极，而第二电流操纵端子是集 电极。在基极和发射极之间流动的电流导致发射极到集电极电流流动。而且，尽管场效应晶体管(FET)经常被讨论为具有漏极、栅极和源极，但是在大多 数这种器件中，漏极与源极可互换。这是因为晶体管的版图(layout)和半导体加工经常是 对称的。对于n沟道FET，正常情况下处于较高电压的电流操纵端子通常被称为漏极。正 常情况下处于较低电压的电流操纵端子通常被称为源极。栅极上充足的电压(相对于源极 电压)因而导致电流从漏极流到源极。在n沟道FET器件方程中所指的源极电压仅指示哪 个漏极或源极端子在任意给定的时间点具有较低的电压。例如，双向CMOS传输门的n沟道 器件的“源极”依赖于传输门的哪一侧处于较低的电压。为了反映大多数n沟道FET器件 的这种对称性，控制端子可以被看作是栅极，第一电流操纵端子可以被叫作“漏极/源极”， 并且第二电流操纵端子可以被叫作“源极/漏极”。这种描述对于p沟道FET器件同样地有 效，因为这些术语并未暗示漏极和源极电压之间的极性以及漏极和源极之间电流流动的方 向。另外，可以任意地将一个电流操纵端子看作“漏极”，而将另一个看作“源极”，意味着这 二者不是截然不同而是可互换的。绝缘栅FET (IGFET)通常被称作M0SFET器件(在字面上是“金属氧化物半导体场 效应晶体管”的首字母缩写)，尽管栅极材料可能是多晶硅或除了金属以外的某种材料，并 且电介质可以是氮氧化物、氮化物或除了氧化物以外的某种材料。使用像M0SFET这样的历 史沿革术语不应被解释为在字面上规定了具有氧化物电介质的金属栅极FET，除非上下文 指明这种限制是有意而为的。
13
关于这里描述的信号，普通技术人员将认识到，信号可以被直接从第一逻辑块传 送到第二逻辑块，或者信号可以在这些逻辑块之间被修改(例如被放大、衰减、延迟、缓冲、 反相、滤波，或者以其它方式被转换或者甚至被锁存)。尽管上述实施例的信号可以被表征 为被从一个块传送到下一个，但是只要信号的信息和/或功能方面在块之间被传送，块之 间的耦合可以在本发明的各种实施例中完成，以便包括被修改的信号来代替这些直接传送 的信号。在某种程度上，由于所涉及的电路的物理限制(例如不可避免地将有某种衰减和 延迟)，在第二逻辑块输入的信号可以被概念化为从第一逻辑块输出的第一信号导出的第 二信号。因此，如这里所使用的并为了讨论的方便，无论是由于电路限制还是由于通过并未 显著改变第一信号的信息和/或最终功能方面的其他电路元件所致，逻辑块之间的信号包 括从第一信号导出的第二信号、第一信号，和/或对第一信号的任何修改。应该理解，这里所描绘的体系结构仅仅是示范性的，并且事实上可以实施很多能 够实现相同功能的其他体系结构。在抽象但是仍有确定性的意义上，任何实现相同功能的 部件的排列被有效地“相关联”以便实现期望的功能。因此，无论体系结构或中间部件如何， 任何两个在这里被组合以实现特定功能的部件均可以被看作彼此“相关联”，以便实现期望 的功能。同样地，任何两个被如此相关联的部件也能够被看作彼此“耦合”，以实现期望的功 能。可以参考单个导体、多个导体、单向导体或者双向导体来说明或者描述这里所讨 论的导体。但是，不同的实施例可以改变导体的实施方案。例如，可以使用单独的单向导体 而非双向导体，反之亦然。而且，可以利用串行地或者以时间复用方式传输多个信号的单个 导体替代所述多个导体。同样地，承载多个信号的单个导体可以被分离为承载这些信号的 子集的各种不同导体。因此，对于传输信号来说存在很多选择。因为上面的详细描述是示范性的，当描述“一个实施例”时，它是一个示范性实施 例。因此，在这种上下文中使用词汇“一个”并非意在指示有一个且仅有一个实施例可以具 有所描述的特征。相反，很多其他的实施例可以具有并且经常确实具有示范性的“一个实 施例”的所描述特征。因此，如上面所使用的那样，当在一个实施例的上下文中描述本发明 时，那一个实施例是本发明的很多个可能的实施例其中之一。尽管上面关于在详细说明中使用词汇“一个实施例”进行了说明，普通技术人员 将理解，如果在下面的权利要求书中意图限定特定数量的被引入的权利要求元素，则在权 利要求中将明确地记载这样的意图，并且在没有这种记载时，将不存在或意图这样的限制。 例如，在下面的权利要求中，当权利要求元素被描述为具有“一个(one)”特征时，意图将该 元素限制为所描述的一个并且唯一一个特征。此外，当在下面的权利要求书中将权利要求 元素描述为包括或包含“一种(a) ”特征，则并非意图将该元素限制为所描述的一个并且唯 一一个特征。相反，例如，包括“一种”特征的权利要求阐述一种包括一个或更多个所讨论 的特征的设备或方法。即，因为所讨论的设备或方法包括某一特征，所述权利要求阐述了所 述设备或方法，与所述设备或方法是否包括另一个这样类似的特征无关。在这里，申请人采 取使用词汇“一种”作为对权利要求的特征的非限制性、介绍性陈述，这和以往很多法院所 采取的解释是相同的，尽管可能发现任何例外或者相反的判例。类似地，当权利要求书将权 利要求元素描述为包括或包含前述特征(例如“所述(the)”特征)时，该元素并不仅仅由 于通过对确定陈述的偶然使用而限于所描述的一个且唯一一个特征。
此外，在权利要求书中使用例如“至少一个”和“一个或更多个”的介绍性短语不 应该被理解为暗示通过不确定性陈述“一种”引入另一权利要求元素将包含这些被引入的 权利要求元素的特定权利要求限制为只包含一个这样的元素的发明，即使相同的权利要求 包括介绍性短语“一个或更多个”或“至少一个”和例如“一种”的不确定陈述。这对确定性 陈述的使用同样成立。除非由上下文另外指示，否则例如“第一”和“第二”的形容词只被用来任意地在 这些术语修饰的元件之间区分。将元件标识为“第一元件”(例如第一设备或第一步骤)不 一定使得这个元件比“第二元件”更重要。第一元件的标识不一定意味着针对第一元件采 取的动作在针对第二元件采取的动作之前。因此，术语“第一”和“第二”不被用来在技术 上或时间上在元件之间区分，除非上下文另外指示。在这样的上下文中，术语“第一”和“第 二”不意味着添加新颖或者有区别的特征，相反，只是任意地以非限制方式标识它们(例如 “第一元件”只是在关于在有关元素的权利要求中规定的任何进一步特性上和“第二元件” 不同，并不需要和前面已知的、在本申请中公开的或以后开发的任何其他元素不同，只是作 为使用术语“第一”的结果，新颖之处被在权利要求中其他地方给出)。上面已经参考具体实施例描述了益处、其他优点和对问题的解决方案。但是，所述 益处、其他优点和对问题的解决方案，以及可以导致所述益处、其他优点和对问题的解决方 案发生或变得更为显著的任何元素不被理解为任何或全部权利要求的关键的、要求的或必 须的特征。如这里所使用的，术语“包含”或其任何变化旨在覆盖非排它的包括，以使包含 一系列元素的过程、方法、物品或设备不仅包括那些元素，而且可以包括未被明确列出的或 者这些过程、方法、物品或设备所固有的其他元素。
权利要求
一种用于提供时钟信号的方法，包含给延迟电路提供差分时钟信号，所述延迟电路包括多个串联耦合的延迟级，每一个延迟级将所述差分时钟信号延迟一个延迟单元，并将所述差分时钟信号反相；提供多个差分延迟级输出信号；为每一个差分延迟级输出信号提供单端时钟信号；在所述差分延迟级时钟信号对之间进行内插；和为每一个延迟级提供内插单端时钟信号。
2.如权利要求1所述的方法，其中，所述内插包含接收差分延迟级输入信号和差分延迟级输出信号，每一个所述差分信号均包含第一和 第二互补信号；将所述差分延迟级输入信号的所述第一互补信号与所述差分延迟级输出信号的所述 第二互补信号求和以提供第一个和；将所述差分延迟级输入信号的所述第二互补信号与所述差分延迟级输出信号的所述 第一互补信号求和以提供第二个和； 比较所述第一个和与第二个和；并且 响应于所述比较，提供所述内插单端时钟信号。
3.如权利要求1所述的方法，还包含控制由针对每一个差分延迟级输出信号发生的互补信号转换而表现出的对称量。
4.如权利要求1所述的方法，还包含检测相位检测电路的输入信号和所述相位检测电路的输出信号之间的相位差；和 响应于检测到所述相位差，调整所述延迟单元。
5.一种电路，包含用于将第一信号和第二信号求和的第一电路装置； 用于将第三信号和第四信号求和的第二电路装置；和用于比较所述第一和第二信号的和与所述第三和第四信号的和的第三电路装置；其中 所述第一和第三信号是第一差分信号的互补信号；所述第二和第四信号是第二差分信号的 互补信号；并且所述第二差分信号是所述第一差分信号的经延迟的反相；差分反相器，其被耦合为接收所述第一和第三信号并提供所述第二和第四信号； 包括所述差分反相器的多个差分反相器；多个内插比较电路，每个内插比较电路对应于一个差分反相器并且包括所述第一、第 二和第三电路装置的相应实例，每个内插比较电路被耦合为接收相应的第一、第二、第三和 第四信号。
6.如权利要求5所述的电路，还包括多个非内插比较电路，每个非内插比较电路包括相应的第四电路装置，用于将第二信 号与第二信号相加以提供第一个和；第五电路装置，用于将第四信号与第四信号相加以提 供第二个和；以及第六电路装置，用于将所述第一个和与所述第二个和进行比较。
7.如权利要求6所述的电路，其中所述第一和第四电路装置基本上类似，所述第二和 第五电路装置基本上类似，并且所述第三和第六电路装置基本上类似。
全文摘要
提供了一种用于内插延迟的电路(100)和方法。所述电路包括具有内插延迟(120)的延迟锁定环(110)。所述延迟锁定环包括差分反相器(241)、内插电路(220)和差分比较电路(230、250)。所述差分反相器被耦合成接收差分时钟信号(140)，并被耦合成提供被反相的差分时钟信号。所述内插电路被耦合成接收所述时钟信号和所述被反相的时钟信号，并提供内插时钟信号，所述内插时钟信号相对于所述时钟信号具有第一延迟。所述差分比较电路被耦合成接收所述被反相的时钟信号，并被耦合成提供非内插时钟信号，所述非内插时钟信号相对于所述时钟信号具有第二延迟。所述第二延迟对应于所述差分反相器的完整延迟，并且所述第一延迟对应于所述完整延迟的预定分数部分。
文档编号H03L7/06GK101867367SQ20101010598
公开日2010年10月20日 申请日期2005年9月27日 优先权日2004年10月18日
发明者加濑清 申请人:飞思卡尔半导体公司