专利名称：延迟级选择电路和其相关方法
技术领域：
本发明涉及延迟级选择电路及其相关方法，特别是涉及比较各级延迟信 号与系统时钟并记录其结果并根据结果决定出较佳延迟级的延迟级选择电 路及其相关方法。
背景技术：
电路中经常会使用延迟电路以使多个时钟同步， 一般而言，延迟电路可 分为模拟延迟电路与数字延迟电路。
图1示出了已知技术的模拟延迟电路结构，其可用来依据一输入时钟
CK,N产生多个具有相同频率、不同相位的延迟时钟。如图1所示，延迟电路 100包括有 一相位检测器(phase detector, PD)102、 一充电泵(charge pump) 104、 一回^各滤波器(loop filter) 106、以及一延迟线(delay line) 108。回 路滤波器106所输出的控制电压Vw可调整延迟线108中各个延迟级(delay stage)对输入时钟CK^所造成的延迟效应，在这个例子中延迟线108中总共 包括有N个串联的延迟级(未示出)，第m个延迟级所输出的延迟时钟为 CKm (m为介于1与N之间的整数)，其中，最后一个延迟级所产生的延迟 时钟CKN落后于输入时钟CKIN的延迟时段为Td。相位检测器102以输入时 钟CK^与延迟时钟CKN作为输入信号，其可比较两者间的相位差异，以产 生调升控制信号UP以及调降控制信号DOWN,并通过调升控制信号UP以 及调降控制信号DOWN控制充电泵104通过回路滤波器106调整控制电压 VctH的值，藉以延长或缩短延迟时钟CKN落后于输入时钟CKIN的延迟时段 Td。
数字式的延迟电路通常具有多种形态， 一般而言，数字式的延迟电路具 有一包括多个延迟级(一般来说为触发器)的延迟线，再利用复用器(MUX)、 触发器或其它类型的数字组件控制延迟级的操作。
上述延迟电路都会产生多个具有不同延迟量的延迟信号，而在实作上会 自多个延迟信号选择其一作为所需延迟信号。理想状态下，所需延迟信号被
5决定后便可一直符合系统的需求，不须再更动，然而实际上而言，延迟信号
的延迟量会随着许多的因素而改变，例如PVT (Process, Voltage, Temperature) 等，这样常会造成系统运作上的错误。
因此，需要一种新颖的发明来解决上述问题。
发明内容
因此，依据本发明的一实施例提供了一种延迟级选择电路，其利用系统 的时钟信号与多个延迟信号比较之后，根据比较结果选择出最佳的延迟信 号。也提出了与此电路对应的延迟级选择方法。
本发明的实施例披露了一种延迟级选择电路，用以自多个延迟级中选择 一特定延迟级，这些延迟级分别输出多个延迟时钟信号。该延迟级选择电路 包含 一第一寄存器，耦接至所述延迟级，用以根据一时钟信号分别取样所 述延迟时钟信号以产生多个取样值；多个第一存储单元，耦接至该第一寄存 器，所述存储单元分别存储所述取样值，并分别根据相对应的第一选择信号 输出所述取样值； 一复用器，耦接至第一存储单元，用以根据一第二选择信 号分别输出取样值； 一判断模块，耦接于复用器，用来判断取样值中两连续 取样值是否符合一特定关系，以及当两连续的第一、第二取样值符合特定关 系时，依据第二取样值来决定出特定延迟级； 一计数器，耦接于判断模块， 用来产生一计数值以控制第一寄存器所取样的一延迟时钟信号； 一第一选择 信号产生电路，耦接至计数器，以根据计数值产生第一选择信号；以及一第 二选择信号产生电路，耦接于复用器与计数器，用来依据计数值设定第二选 择信号。其中判断模块根据计数值决定出该特定延迟级。
本发明的另 一较佳实施例披露了 一种延迟级选择方法，用以自多个延迟 级中选择一特定延迟级，这些延迟级分别输出多个延迟时钟信号，此延迟级 选择方法包含(a)根据一时钟信号分别取样延迟时钟信号以产生多个取样 值；(b)分别存储取样值，并分别根据相对应的第一选择信号输出取样值； (c)根据一第二选择信号分别输出取样值；
(d)判断取样值中两连续取样值是否符合一特定关系，以及当两连续的 第一、第二取样值符合特定关系时，依据第二取样值来决定出特定延迟级； (e)产生一计数值以控制步骤(a)所取样的一延迟时钟信号；(f)根据计数值 产生第一选择信号；以及(g)依据计数值设定第二选择信号；其中步骤(d)根据计数值决定出特定延迟级。
通过上述实施例，可以实时的选择出最适当的延迟信号，使系统可以不 受外在因素的干扰。
图1示出了已知的延迟电路100。
图3示出了图2所示的延迟级选择电路200的详细结构。
图4示出了对应图2所示的延迟级选择电路200的延迟级选择方法。
附图符号说明
200延迟级选4奪电路
201、 303、 313寄存器
203、 205、 207第一存储单元
209、 301、 311复用器
211判断模块
213计数器
215第一选择信号产生电路
217第二选择信号产生电路
219检测致能电路
305第二存储单元
307与门
309更新致能电路
315、 319输入端
317、 321输出端
具体实施例方式
在说明书及权利要求中使用了某些词汇来指称特定的组件。本领域技术 人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明 书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能 上的差异来作为区分的准则。在整篇说明书及权利要求当中所提及的"包含"为一开放式的用语，故应解释成"包含但不限定于"。以外，"耦接"一词在此 包含任何直接及间接的电气连接手段。因此，若文中描述一第一装置耦接于 一第二装置，则代表该第一装置可直接电气连接于该第二装置，或通过其它 装置或连接手段间接地电气连接至该第二装置。
图2示出了根据本发明的一实施例的延迟级选择电路200。如图2所示， 延迟级选择电路200用以自多个延迟级中选择一特定延迟级，易而言之，其 产生一特定延迟级参数PDS以使后续的电路根据特定延迟级参数PDS选择 相对应的延迟级，这些延迟级分別输出多个延迟时钟信号。此延迟级选择电 路200包含一寄存器201、多个第一存储单元203、 205、207 、 一复用器209、 一判断模块211、 一计数器213、 一第一选择信号产生电路215、 一第二选择 信号产生电路217。须注意的是在此例中仅示出三个第一存储单元，但并非 用以限定本发明。寄存器201耦接至多数延迟级(未示出)，用以根据一时钟 信号CLK分别取样多个延迟时钟信号DCLK"n以产生多个取样值SV,、
SV2......SVn。第一存储单元203、 205、 207耦接至第一寄存器201 ，分别存
储取样值SV!、 SV2......SVn,并分别根据相对应的第一选择信号SSu、
SS12......SS,n输出取样值SV,、 SV2......SVn。复用器209耦接至第一存储单
元203、 205、 207，用以根据一第二选择信号SS2分别输出取样值SVp SV2......SVn其中之一作为输出值SVout。
判断模块211耦接于复用器209，用来判断复用器209自取样值SVp SV2......SVn中所选择的两连续取样值是否符合一特定关系，以及当两连续
的取样值(举例来说，SV4和SVs)符合一特定关系时，依据第二个取样值(此 例中为SVs)以及计数器213所产生的计数值CV来决定出特定延迟级。计数 器213耦接于判断模块211，用来产生一计数值CV以控制寄存器201所取 样的一延迟时钟信号。详细来说，当计数值CV为1时，寄存器201利用时 钟信号CLK取样第一个延迟级所产生的延迟时钟信号DCLK,，当计数值CV 为2时，寄存器201利用时钟信号CLK取样第一个延迟级所产生的延迟时 钟信号DCLK2......以此类推。而第一选择信号产生电路215耦接至计数器
213,以根据计数值CV产生多个第一选择信号SS 、 SS12......SSln。第一选
择信号SSU、 SSl2......SS^用以决定计数值CV是否会输出至复用器209。第
二选择信号产生电路217耦接于复用器209与计数器213，用来依据计数值 CV设定第二选择信号SS2。第二选择信号SS2用以决定取样值SV，、SV2......SVn是否会输出至判断模块211。在此实施例中，第一存储单元203、
205、 207存储的特定关系都为0或1，而当两连续计数值中的第一个为0以 及第二个为l时(亦即上述的特定关系)，第二选择信号SS2便使复用器便输 出值为1的输出值SV。ut至判断模块211,当判断模块211接收到1时，便输 出特定延迟级参数PDS。然后后续的系统或电路便可利用特定延迟级参数 PDS以重新决定出一新的延迟级。由于如何根据特定延迟级参数PDS选择 出一新的延迟级为本领域技术人员所知悉，故在此不再赘述。须注意的是， 此观念并不限定于当两连续计数值中的第一个为0以及第二个为1时，也可 为当两连续计数值中的第一个为1以及第二个为0,可依不同的取样方式以 及电路来决定，其也不脱本发明的范围。此外，在此实施例中，时钟信号 CLK可与其它电路共享，且选出的预定延迟级使延迟时钟信号DCLK与时 钟信号CLK的相位差为时钟信号CLK的1/2周期，但并非用以限定本发明。 综上所述，当计数值CV为1时，寄存器201取样DCLId且第一存储 单元203存储取样值SVp当计数值为2时，寄存器201取样DCLK2且第一 存储单元205存储取样值SV2......当计数值为n时，寄存器201取样DCLKn
且第n第一存储单元207存储取样值SVn。第一存储单元203、 205和207 所存储的值也根据计数值CV而被输出，举例来说，当计数值为1时，SSu 使第一存储单元203的值输出，当计数值为2时，SSu使第一存储单元205 的值输出，当计数值为n时，SSm使第一存储单元207的值输出。而当计数 值为1时，SS2使复用器输出取样值SV,而成为输出值SV。ut,当计数值为2 时，SS2使复用器输出取样值SV2而成为输出值SV。ut......当计数值为n时，
SS2使复用器输出取样值SVn而成为输出值SV。ut。因此，当取样值Su-Sln。
现第一个由0变1的情况时(意即出现第一个1),判断模块211便接收值为 l的输出值SV。ut，并将当时的计数值CV输出成为特定延迟级参数PDS。举 例来说，假设存储取样值SV,，SV2以及SV3为0,而存储取样值SV4为第一 个1时，判断逻辑211便会输出当时的计数值CV (此例中为4)作为特定延迟 级信号PDS的值，而后续电路便会根据特定延迟级信号PDS的值作为选择 新的延迟级的依据。在此实施例中，直接以延迟级信号PDS的值作为新的 延迟级的次序(例如延迟级信号PDS的值为4，则选择第4个延迟级作为新 延迟级)，但并非用以限定本发明。
须注意的是，计数值CV跟第一选择信号SS 、 SS12......SSln,第二选
9择信号SS2、以及DCLK卜n不一定是上述的对应关系，其对应关系也可如以
下所示。举例而言，当计数值CV为1-2时不作用。当计数值为3时，寄存 器201取样DCLK,且第 一存储单元203存储取样值SV,,当计数值为4时， 寄存器201取样DCLK2且第 一存储单元205存储取样值SV2......当计数值为
n+2日于，寄存器201取样DCLKn且第一存储单元207存储取样值SVn。而当 计数值为3时，SSu使第一存储单元203的值输出，当计数值为4时，SS12 使第一存储单元205的值输出，而计数值为n+2时，SS^使第一存储单元207 的值输出。而当计数值为3时，SS2使复用器输出取样值SV,而成为输出值 SV。ut,当计数值为4时，SS2使复用器输出取样值SV2而成为输出值SV。ut......
当计数值为n+2时，SS2使复用器输出取样值SVn而成为输出值SV。ut。因此， 当取样值SV,、 SV2......SVn出现第一个由0变1的情况时(或者说，出现第
一个1),判断模块211便接收值为1的输出值SV。ut，并将当时的计数值CV 输出成为特定延迟级参数PDS。因此，计数值CV跟第一选择信号SSn、 SS12......SSln,第二选择信号SS2、以及DCLK,-n可以视需求而调整，其也
不脱本发明的范围。
综合上述所举的例子，当一计数值SV产生时，相对应的选择信号会使 其输出至复用器209 (例如SV,产生时，SSu会使其输出至复用器209)。但 此搡作方式仅用以举例，并非用以限定本发明。举例来说，可先将全部的计 数值SV计算完并分别存在第一存储单元，然后再利用第一选择信号将其分 别输出，其也在本发明的范围之内。且上述的复用器也可用其它具有相同功 能的选择单元代替。
延迟级选择电路200可还包含一检测致能电路，用来致能计数器213来 计数计数值CV,以及在判断模块211决定出特定延迟级的后，使计数器停 止计数计数值CV。
图3示出了根据本发明的一实施例的延迟级选择电路200。须注意的是， 图3仅用以举例，并非用以限制本发明，本领域技术人员当可轻易更改这些 结构而得到相同的结果，其也不脱本发明的范围。如图3所示，第一存储单 元203、 205、 207中的每一个都包含一复用器301以及一第二寄存器303。 复用器301的一输入端耦接至寄存器201以分别接收取样值SV, - SVn，且 其另一选择端分别接收第一选择信号SS - SSln。寄存器303的时钟端耦接 至时钟信号CLK,其一输出端321耦接至复用器301的一输入端315，且另一输入端319耦接至复用器301的一输出端317,其中复用器301根据第一 选择信号SSn - SSh选择性地将寄存器201的输出端耦接于寄存器303的输 入端或者将取样值SV, - SV。输出至寄存器303的数据端。在此例中，若第 一选择信号SSu、 SS12......SSm未使来自寄存器201的取样值输出至寄存器
303的数据端，则寄存器303的输出会一直维持在之前的输出，当寄存器303 的数据端切换至寄存器201的取样值后，寄存器303才会转而输出取样值
sv, - svn。
上述判断模块211可包含一第二存储单元305、 一与门307以及一更新 致能电路309。第二存储单元305包含一复用器311以及一寄存器313。更 新致能电路3 09用来在两连续取样值符合该特定关系时产生 一 更新致能信号 UES。与门307耦接至复用器209以及更新致能电路309,用以根据复用器 209的输出与更新致能电路309的输出产生一输出值。第二存储单元305耦 接至该与门307与计数器213，用以根据与门307输出值来决定是否使用原 有的特定延迟级参数PDS或者将计数值CV输出作为新的特定延迟级参数 PDS，其中当更新致能电路309依据取样值SV, - SVn产生更新致能信号UES 时，第二存储单元305会由对应第二取样值的计数值所更新。
以上述例子而言，当取样值SV广SVn第一次由0变1时，输出值SV加t 为1且被输出至与门307以及更新致能电路309，此时更新致能309也会输 出l的值，因此与门307的输出值也会为1。而复用器311在接收到值1作 为选择信号时，会将其输出切换至计数值CV,然后寄存器313才会将计数 值CV作为特定延迟级参数PDS。须注意的是，上述的与门307可视需求而 以其它逻辑单元代替，其也在本发明的范围之内。
图4示出了对应图3所示的延迟级选择电路200的延迟级选择方法。如 图4所示，此延迟级选择方法包含
步骤401:
根据一时钟信号取样该时钟信号的延迟时钟信号以产生多个取样值。 步骤403:
分别存储每一个取样值，并分别根据相对应的第一选择信号输出取样值。
步骤405:
根据 一 第二选择信号分别输出取样值。步骤407:
判断取样值中两连续的第一和第二取样值是否符合一特定关系，以及当 两连续的第一、第二取样值符合特定关系时，决定出特定延迟级。 步骤409:
产生一计数值以控制步骤401所取样的一延迟时钟信号。 步骤411:
根据计数值产生第 一选择信号。 步骤413:
依据计数值设定该第二选择信号。
此方法的其它详细步骤已披露于图2和图3的描述中，故在此不再赘述。 根据上述的系统和方法，可根据不同的状态实时的改变延迟量，因此可
避免因错误的延迟量而造成的各种问题。
以上所述仅为本发明的一实施例，凡依本发明权利要求所做的均等变化
与修饰，皆应属本发明的涵盖范围。
权利要求
1. 一种延迟级选择电路，用以自多个延迟级中选择一特定延迟级，所述延迟级分别输出多个延迟时钟信号，该延迟级选择电路包含一第一寄存器，耦接至所述延迟级，用以根据一时钟信号分别取样所述延迟时钟信号以产生多个取样值；多个第一存储单元，耦接至该第一寄存器，所述存储单元分别存储所述取样值，每一个第一存储单元根据相对应的一第一选择信号输出所述取样值至少其中之一；一第一选择单元，耦接至所述第一存储单元，用以根据一第二选择信号分别输出所述取样值；一判断模块，耦接于该第一选择单元，用来判断所述取样值中两个连续的一第一与一第二取样值是否符合一特定关系，以及当该第一与该第二取样值符合该特定关系时，决定该特定延迟级；以及一计数器，耦接于该判断模块，用来产生一计数值以控制该第一寄存器所取样的一延迟时钟信号。
2. 如权利要求1所述的延迟级选择电路，还包含有 一第一选择信号产生电路，耦接至该计数器，以根据该计数值产生所述第一选择信号；以及一第二选择信号产生电路，耦接于该第一选择单元与该计数器，用来依 据该计数值设定该第二选择信号。
3. 如权利要求1所述的延迟级选择电路，其中该判断模块根据该计数值 决定出该特定延迟级。
4. 如权利要求1所述的延迟级选择电路， 其中该判断模块包含有一更新致能电路，用来当该第 一 与该第二取样值符合该特定关系时产生 一更新致能信号；一逻辑单元，耦接至该第一选择单元以及该更新致能电路，用以根据该 第一选择单元的输出与该更新致能电路的输出产生一输出值；一第二存储单元，耦接至该逻辑单元与该计数器，用以根据该逻辑单元 的该输出值来决定是否存储该计数值，该第二存储单元包含一第二选择单元，接收该计数值以及一第三选择信号；以及一第二寄存器，其输入端耦接至该时钟信号以及该第二选择单元的输出端，其输出端耦接至该第二选择单元的该输入端其中之一；其中该第二选择单元根据该第三选择信号选择该第二寄存器输出以及该计数值其中之一输出至该第二寄存器且当该更新致能电路依据该第 一 、第二取样值产生该更新致能信号时，该第二存储单元会根据对应该第二取样值的该计数值被更新。
5. 如权利要求1所述的延迟级选择电路，其还包含有 一检测致能电路，耦接于该计数器，用来致能该计数器来计数该计数值，以及当该判断模块决定出该特定延迟级之后，停止该计数器计数该计数值。
6. 如权利要求1所述的延迟级选择电路，其中该每一个第一存储单元包一第三选择单元，用来接收所述取样值其中之一以及相对应的该第 一选 择信号；以及一第三寄存器，耦接至该时钟信号及该第一选择单元，，其中该第三选 择单元根据该第一选择信号选择性地将该第一寄存器耦接于该第三寄存器。
7. 如权利要求1所述的延迟级选^^电路，其中该第一寄存器根据该时钟 信号来依序取样所述延迟时钟信号，该第一选择单元根据该第二选择信号依 序输出所述取样值，其中该特定关系为该第 一取样值为 一 第 一逻辑值以及该 第二取样值为第 一 次出现的 一 第二逻辑值。
8. —种延迟级选择方法，用以自多个延迟级中选择一特定延迟级，所述 延迟级分别输出多个延迟时钟信号，该延迟级选择方法包含根据一时钟信号分别取样所述延迟时钟信号以产生多个取样值； 分别存储所述取样值，并分别根据相对应的一第 一选择信号输出所述取 样值；根据一第二选择信号分别输出所述取样值；判断所述取样值中两连续的第一与第二取样值是否符合一特定关系，以 及当该第一、第二取样值符合该特定关系时，决定该特定延迟级；以及产生一计数值以控制所取样的该延迟时钟信号；其中该特定关系为该第 一取样值为 一第 一逻辑值以及该第二取样值为 第 一次出现的 一第二逻辑值。
9. 如权利要求8所述的延迟级选择方法，还包含有 根据该计数值产生所述第一选择信号；以及 依据该计数值设定该第二选择信号； 其中该特定延迟级根据该计数值来决定。
10. 如权利要求8所述的延迟级选择方法，还包含有当该第 一 与该第二取样值符合该特定关系时产生 一 更新致能信号； 根据被输出的所述取样值与该更新致能信号产生一输出值，其中该输出 值根据对应该第二取样值的该计数值来被更新； 根据该输出值来决定是否存储该计数值。
全文摘要
一延迟级选择电路，包含第一寄存器，根据一时钟信号以及延迟时钟信号产生多个取样值；第一存储单元，存储取样值，并根据第一选择信号输出取样值；选择单元，根据第二选择信号输出取样值；判断模块，判断两连续取样值是否符合一特定关系，若是则决定出特定延迟级，且特定延迟级也根据一计数值决定；计数器，产生计数值以控制第一寄存器所取样的延迟时钟信号；第一选择信号产生电路，根据计数值产生第一选择信号；第二选择信号产生电路，依据计数值设定第二选择信号。
文档编号G06F1/10GK101452306SQ200710196240
公开日2009年6月10日 申请日期2007年11月30日 优先权日2007年11月30日
发明者张名君, 郭东政 申请人:瑞昱半导体股份有限公司