差；串行数据采样电路，其利用所述多个采样时钟信号采样由数据发射器发过来的数据传输信号得到一系列串行的接收数据；时钟选择电路，其根据接收到的系统时钟信号从所述多个采样时钟信号中选择一个合适的采样时钟信号作为串并转换时钟信号；串并转换电路，其根据所述串并转换时钟信号将来自所述串行数据采样电路的串行的接收数据转换为并行的接收数据。
[0022]根据本实用新型的另一个方面，本实用新型提供一种数据传输系统，其包括:数据发射器，基于发送时钟信号将待传输数据进行调制后得到数据传输信号并发出该数据传输信号；上文中提到的数据接收系统，每个数据接收器都接收来自所述数据发射器发过来的数据传输信号。
[0023]进一步的，所述数据传输系统还包括:时钟产生器，其产生参考时钟信号，该参考时钟信号被提供给数据发射器，所述数据发射器根据该参考时钟信号产生所述发送时钟信号，该参考时钟信号亦被作为恢复参考时钟信号被提供给各个数据接收器，该参考时钟信号经过一定的延迟后被作为系统时钟信号被提供给各个数据接收器。
[0024]与现有技术相比，在本实用新型中，根据接收到的系统时钟信号来从所述多个采样时钟信号中选择最为合适的一个作为串并转换时钟信号，而不是固定的或随机的采用所述多个采样时钟信号中的一个作为串并转换时钟信号，这样可以提高各个数据接收器接收到的数据之间的同步性。
【【附图说明】】
[0025]为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中:
[0026]图1示出了现有的一种SerDes数据传输系统；
[0027]图2出了图1中的各个数据接收器的各个数据接收单元得到的串行数据和恢复时钟信号Rec_clk的时序图；
[0028]图3为本实用新型中的数据传输系统在一个实施例中的结构示意图；
[0029]图4为图3中的数据接收单元在一个实施例中的结构示意图；
[0030]图5为图4中的串行数据采样电路的工作原理图；
[0031]图6为图4中的选择逻辑电路的工作原理图。
【【具体实施方式】】
[0032]为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图和【具体实施方式】对本实用新型作进一步详细的说明。
[0033]图3为本实用新型中的数据传输系统30在一个实施例中的结构示意图。所述数据传输系统30包括数据发射器400、时钟产生器500、第一数据接收器610、第二数据接收器620、第三数据接收器630。在此示例中，示出了三个数据接收器，实际上可以为两个、四个或更多个数据接收器，下面以三个数据接收器为例进行介绍。每个数据接收器可以被称为一个数据接收通道，因此该数据传输系统也可以被称为多通道数据接收系统，多个通道接收到的数据之间需要相互同步。
[0034]所述时钟产生器500产生参考时钟信号ref_clk，并将该参考时钟信号ref_clk提供给数据发射器400。该参考时钟信号ref_clk亦被作为恢复参考时钟信号Rec_ref_clk被提供给各个数据接收器，其中Rec_ref_clk_l提供给数据接收器610，Rec_ref_clk_2提供给数据接收器620，Rec_ref_clk_3提供给数据接收器630。该参考时钟信号ref_clk经过延迟器的一定的延迟后被作为系统时钟信号sys_clk被提供给各个数据接收器610、620和630。在其他实施例中，也可以以其他的方式来提供参考时钟信号ref_clk、恢复参考时钟信号Rec_ref_clk和系统时钟信号sys_clk。
[0035]所述数据发射器400中的锁相环PLL根据该参考时钟信号ref_clk产生所述发送时钟信号，并基于发送时钟信号将待传输数据进行调制后形成数据传输信号并将该数据传输信号发出，发出的数据传输信号RXP/N被提供给各个数据接收器，其中信号RXP/N_1被提供给第一数据接收器610，信号RXP/N_2被提供给第二数据接收器620，信号RXP/N_3被提供给第三数据接收器630。
[0036]每个数据接收器包括数据接收单元SerDes RX以及数据包同步电路。所述数据接收单元SerDes RX基于接收到的恢复参考时钟信号Rec_ref_clk产生多个采样时钟信号，利用所述多个采样时钟信号采样由数据发射器400发过来的数据传输信号得到一系列串行的接收数据，基于接收到的系统时钟信号sys_clk从所述多个采样时钟信号中选择一个合适的采样时钟信号作为串并转换时钟信号，基于所述串并转换时钟信号将所述串行的接收数据转换为并行的接收数据。由于各个数据接单元中的串并转换时钟信号能够根据不同的数据接收器的系统时钟信号sys_clk的延迟的不同而进行适应性的调整，这样可以提高得到的并行的接收数据的同步性。
[0037]所述数据包同步电路基于所述系统时钟信号并行的接收数据进行数据包同步。在一个实施例中，在第一个数据接收器610中的数据包同步电路输出一个数据包时，要保证第二个数据接收器620和第三数据接收器630中的数据包同步电路正在输出同一个数据包。基于所述系统时钟信号sys_clk的同步，各个数据包同步电路可以同步的输出同一个数据包。每个数据包可以N位数据，比如N可以为20。在一个实施例中，所述数据包同步电路为一组D触发器，每个D触发器的输入端D与并行的接收数据中的一个数据位相连，其时钟端CLK接所述系统时钟信号sys_Clk，其输出端Q输出数据包同步后的并行数据。
[0038]图4为图3中的数据接收单元在一个实施例中的结构示意图。所述数据接收单元包括采样时钟产生电路(未图示)、串行数据采样电路602、时钟选择电路603和串并转换电路605。
[0039]所述采样时钟产生电路根据接收到的恢复参考时钟信号Rec_ref_clk产生多个采样时钟信号。比如CK0-CK7共8个采样时钟信号，各个采样时钟信号之间具有相同的频率以及预定的相位差，比如相位差为45度。所述串行数据采样电路602利用所述多个采样时钟信号采样由数据发射器发过来的数据传输信号得到一系列串行的接收数据。所述时钟选择电路603根据接收到的系统时钟信号sys_Clk从所述多个采样时钟信号中选择一个合适的采样时钟信号作为串并转换时钟信号CK_sel。所述串并转换电路605根据所述串并转换时钟信号CK_sel将来自所述串行数据采样电路602的串行的接收数据转换为并行的接收数据。
[0040]如图4所示的，所述时钟选择电路603包括时钟选通电路606和选择逻辑电路607。选择逻辑电路607将所述多个采样时钟信号CK0-CK7与接收到的系统时钟信号sys_elk进行对比，找到其跳变沿与所述系统时钟信号的跳变沿最接近的一个采样时钟信号，并输出选通该跳变沿与所述系统时钟信号sys_Clk的跳变沿最接近的采样时钟信号的选通信号。所述时钟选通电路606接收多个采样时钟信号，并根据选择逻辑电路607输出的选通信号选通与相应的采样时钟信号作为串并转换时钟信号CK_sel。
[0041]在一个实施例中，所述多个采样时钟信号(比如CK0-CK7)包括多个中间对齐采样时钟信号(比如CK0、CK2、CK4、CK6)和与所述多个边缘对齐采样时钟信号(比如CK1、CK3、CK5、CK7)。每个中间对齐采样时钟信号与相邻的边缘对齐采样时钟信号的相位差为预定相位差，每个边缘对齐采样时钟信号与相邻的边缘对齐采样时钟信号的相位差为预定相位差。所述选择逻辑电路607将所述多个中间对齐采样时钟信号、所述多个边缘对齐采样时钟信号与接收到的系统时钟信号sys_clk进行对比，找到其跳变沿与所述系统时钟信号的跳变沿最接近的一个中间对齐采样时钟信号，并输出选通该跳变沿与所述系统时钟信号的跳变沿最接近的中间对齐采样时钟信号的选通信号。所述时钟选通电路606接收多个中间对齐采样时钟信号，并根据选择逻辑电路输出的选通信号选通对应的中间对齐采样时钟信号作为串并转换时钟信号。
[0042]在一个实施例中，所述数据发射器400中的发送时钟信号为2.4GHz，参考时钟信号ref_clk、系统时钟信号sys_clk和恢复参考时钟信号Rec_ref_clk为120MHz。所述采样时钟信号为600MHz，共