2以及逻辑单元2针对数据执行较高阶预加强均衡，以便驱动差分预驱动器/驱动器。例如，EQ MUX I和S2D I逻辑单元I和EQ MUX 2和S2D 2逻辑单元2利用差分均衡来应用3-抽头预加强(S卩，一个前光标和一个后光标)。在此实施例中，串行化器I向差分预驱动器/驱动器提供作为第一输入的经串行化的输出D(n)和D(n-l)，而串行化器2向差分预驱动器/驱动器提供作为第二输入的经串行化的输出D(n)和D(n+1)。
[0050]在一个实施例中，第一单端预驱动器/驱动器和第二单端预驱动器/驱动器在第一电源Vddq下操作，而差分预驱动器和电路的剩余部分在第二电源Vcc上操作，其中，第一电源具有高于第二电源的电压电平的电压电平。在这种实施例中，第一单端驱动器和第二单端驱动器输出比差分驱动器的信号摆幅更高的摆幅信号。在一个实施例中，调节器分别为差分驱动器和单端预驱动器/驱动器提供经调节的电压Vs和VSSHI。在一个实施例中，当禁用差分驱动器时，其晶体管中的一些晶体管经Vsshi偏置，以便免受来自第一电源的电气过应力(EOS)。在一个实施例中，当禁用第一单端预驱动器/驱动器和第二单端预驱动器/驱动器时，其晶体管中的一些晶体管经Vsshi偏置，以便使其免受来自第一电源的潜在E0S。
[0051 ]在一个实施例中，时钟单元提供发射机时钟(TX CLK)和接收机时钟(RX CLK)。在一个实施例中，时钟单元包括锁相环(PLL)、延迟锁定环(DLL)、倍频器(Mult.)、以及相位插值器(PI)(例如，四个PI)。在一个实施例中，PLL是LC-PLL(电感器-电容器PLL)。在其它实施例中，可以使用其它类型的PLL。在一个实施例中，来自倍频器的输出是发射机的时钟源，并且每一个PI生成针对其相对应的接收机的时钟信号。在此例子中，四条巷道被示出为巷道
[O]至巷道[3]。每一个巷道包括双模收发机。在这里，双模TX 201和双模RX 202在巷道[O]中。标记为“TX CLK”和“RX CLK”的框包括向其相应的发射机和接收机提供Tclk和Rclk的占空比校正和时钟缓冲器。双模RX 202包括从TLl和TL2接收数据并且生成用于下游处理的Rdata双模接收机。
[0052]图3(A)示出了根据本公开内容的一个实施例的双模发射机驱动器的电路级架构300。应当指出的是，图3(A)中具有与任何其它图中的元件相同的附图标记(或名称)的那些元件可以以类似于所描述的方式的任何方式来操作或运行，但不限于此。
[0053]在一个实施例中，架构300中的所有晶体管都是薄栅极氧化物晶体管。在一个实施例中，通过使器件共源共栅并且提供适当的栅极偏置以限制晶体管的栅极、源极、以及漏极中的任何两个端子之间的电压差来实现高电压容差。在一个实施例中，仅仅使用有源器件实现终端，以便降低面积和焊盘电容。在这里，差分驱动器中的上推、下拉以及均衡开关NMOS器件示出了用于小摆幅差分发射机模式的终端电路。第一上推(PU)和第一下拉(PD)驱动器示出了用于大摆幅单端发射机模式的终端电路。在此例子中，示出了第一PU预驱动器、第一H)预驱动器、第一PU驱动器、以及第一PD驱动器的64个单元引脚;并且示出了差分驱动器的32个单元引脚。图3(A)中标记为“信号I/信号2”(例如，VDDQ/DPU)的信号指分别当启用差分驱动器时和当启用第一单端驱动器和第二单端驱动器时所提供的信号。例如，当启用差分驱动器时，则向器件提供信号I，以及当启用第一单端驱动器和第二单端驱动器时，则向器件提供信号2。
[0054]在一个实施例中，第一PU驱动器包括P-类型器件MPl、MP2、MP3、以及MP4;以及η-类型器件MNNl。在一个实施例中，MPl、ΜΡ3、以及MNNl串联耦合，使得MPl的源极端子耦合到第一电源Vddci，而MNNl的源极端子親合到第一焊盘(其提供信号OUTp)。在一个实施例中，因为MP3经偏置为0N(MP3位于三极管区中)，所以MNNl是二极管连接型晶体管。在这种实施例中，MP3的栅极端子由Vs或Vsshi偏置(取决于是否打开了差分驱动器或是否打开了第一单端驱动器和第二单端驱动器)。在这里，MP3和MP4是在其三极管区中操作并且向所述设计提供高电压容差的共源共栅器件。在一个实施例中，Vs或Vsshi由调节器生成。在一个实施例中，MP3、MP4、以及MNNl—起形成用于PU终端的线性化电阻器。
[0055]在一个实施例中，由第一HJ预驱动器向驱动晶体管MPl和MP2提供PU数据Dpu(例如，在0.2V至1.2V的范围内)。在一个实施例中，当启用差分驱动器时，MPl和MP2的栅极端子由Vddq驱动，以便关闭第一PU驱动器，而MP3和MP4的栅极端子由用于高电压容差的Vs驱动。在一个实施例中，当禁用差分驱动器并且启用第一单端驱动器和第二单端驱动器时，则MPl和MP2的栅极端子由Dpu驱动，而MP3和MP4的栅极端子由用于高电压容差的Vsshi (例如，0.2 V)驱动。
[0056]在一个实施例中，第一PD驱动器包括:η-类型器件丽1、丽2、丽3、以及丽4 ；以及ρ-类型器件MPPl。在一个实施例中，丽1、丽3、以及MPPl串联耦合，使得丽I的源极端子耦合到地，而MPPl的源极端子耦合到第一焊盘(其提供信号OUTp)。在一个实施例中，因为ΜΝ3经偏置为0Ν(ΜΝ3位于三极管区中)，所以MPPl是二极管连接型晶体管。在这种实施例中，ΜΝ3的栅极端子由Vcc(即，第二电源，例如，IV)偏置。在这里，丽3和ΜΝ4是在其三极管区中操作并且向所述设计提供高电压容差的共源共栅器件。在一个实施例中，ΜΝ3、ΜΝ4、以及MPPl—起形成H)终端的线性化电阻器。
[0057]在一个实施例中，由第一H)预驱动器向驱动晶体管丽I和丽2提供H)数据Dpd(例如，在OV至IV的范围内)。在一个实施例中，当启用差分驱动器时，MNl和MN2的栅极端子由地(gnd)驱动以便使第一 H)驱动器开启0FF，而MN3和MN4的栅极端子由用于高电压容差的Vcc驱动。在一个实施例中，当禁用差分驱动器并且启用第一单端驱动器和第二单端驱动器时，丽I和MN2的栅极端子由Dpd驱动，而MN3和丽4的栅极端子由用于高电压容差的VCC(例如，IV)驱动。在一个实施例中，独立的PU和PD控制容许第一单端驱动器和第二单端驱动器两者满足各个I/O接口标准的要求，包括终端值、线性度、推-拉匹配和摆幅要求。
[0058]图3(B)和图3(C)示出了来自第一PU和H)驱动器的高度线性的终端电阻。图3(B)示出了当第一焊盘上的输出电压改变时针对第一 ro和PU驱动器的在第一焊盘处测量的DC电流(Idc)。图3(C)示出了当第一焊盘上的输出电压改变时第一单端驱动器的终端电阻(以Ohms计算)。在此绘图中，在第一驱动器输出操作电压从0.6V到1.15V变化期间，终端电阻变化在10%内。
[0059]第一PU和ro驱动器有数个技术效果。例如，互补型P/N三极管和二极管耦合型器件在没有用于高电压容差的额外偏置的情况下能够实现电阻线性化;与常规无源终端方案相比降低了；降低了电阻工艺变化;以及降低了第一焊盘和第二焊盘上的电容。
[0060]在一个实施例中，第一PU预驱动器包括P-类型器件MPul、MPu2、以及MPu3; η型器件MNul、MNu2、MNu3、以及MNu4;以及两个反相器il和i2。在一个实施例中，反相器il和反相器i2由Vcc(即，第二电源)供电。当启用第一单端驱动器时，则反相器il接收作为数据Dpu向第一 PU驱动器提供的数据Dfd。在此实施例中，MNu2的栅极端子由Vcc偏置，MPul和MPu2的源极端子由Vddq偏置，以及MNu2和MNu4的源极端子由Vsshi偏置。在一个实施例中，当启用差分驱动器时，通过假设Vddq-VcK | Vtp | (即，薄栅极氧化物PMOS阈值电压)，通过MPu3将MPul的栅极端子耦合到Vcc以便使MPu I开启OFF。在一个实施例中，晶体管MPu 1、MPu2、MNu 1、MNu2、和MNu2、以及MNu4;以及反相器i2—起实现共源共栅电平位移器(LS)，所述共源共栅电平位移器(LS)仅仅使用薄栅极氧化物器件能够实现高电压容差。在这里，MNul和MNu2是共源共栅器件。
[0061]在一个实施例中，第一PD预驱动器包括一连串的反相器(invl、inv2和inv3)，所述一连串的反相器(irwl、inv2和inv3)向第一 H)驱动器提供输入并且匹配第一 PU预驱动器的延迟。在一个实施例中，反相器由第二电源Vcc供电。在一个实施例中，invl接收VCC(当启用差分驱动器时)或Dfd(当启用第一单端驱动器和第二单端驱动器时)并且向第一 H)驱动器提供gnd或Dpd。在一个实施例中，调节器包括放大器(AMP)，所述放大器(AMP)由第二电源Vcc供电并且根据参考电压Vref生成Vs或Vsshi，其中，Cd是去親合电容器。在其它实施例中，可使用用于调节器的其它实施方式。
[0062]在一个实施例中，差分驱动器分别驱动第一焊盘和第二焊盘上的差分输出(S卩，差分信号OUTp和OUTn)。在一个实施例中，差分驱动器包括η-类型器件MNll、MN12、丽13、MN14、丽15、丽16、丽17、以及丽18;以及共模电容器C?，如所示出的。在这里，丽11和丽12是上拉器件;MN13和丽14是下推器件；当启用差分驱动器时，MN15和MN16始终为0N;MN17和MN18是均衡开关，所述均衡开关用以借助上推和下拉器件对信号OUTp和OUTn执行差分均衡。在一个实施例中，当禁用差分驱动器时，MN13和MN14在Vcc下被偏置并且变成用于高电压容差的共源共栅器件，并且MN15和MN16在地处被偏置以便关断下拉路径。在一个实施例中，当启用差分驱动器时，MNl 7和MNl 8由Dsw控制，否则当启用第一单端驱动器和第二单端驱动器时，MNl 7和MN18的栅极端子耦合到VSSHI。在一个实施例中，当启用差分驱动器时，所述差分驱动器接收数据Dp和Dn。在一个实施例中，当禁用差分驱动器时，所述差分驱动器接收信号VSSH1、VCC、以及gnd，如所示出的。在一个实施例中，当收发机处于差分接收机模式时，如图5A-B中所示出地对差分驱动器进行配置。
[0063]图4示出了根据本公开内容的一个实施例的具有发射机均衡控制和电流补偿的电路400。应当指出的是，图4具有与任何其它图中的元件相同的附图标记(或名称)的那些元件可以以类似于所描述的方式的任何方式来操作或运行，但不限于此。
[0064]电路400示出了根据一个实施例的用于借助差分预加强来实现均衡逻辑功能的可配置逻辑框。在一个实施例中，电路400包括图1中的EQ MUX 1、逻辑1、以及串行化器I的实施方式，图1中的EQ MUX 1、逻辑1、以及串行化器I向差分驱动器提供信号输入。在一个实施例中，EQ MUX I和逻辑I功能由并联共源共栅CMOS电路合并，所述并联共源共栅CMOS电路以大致匹配的延迟实现AND、缓冲(BUF)、以及XNOR功能，以便满足2:1串行化器定时限制。根据一个实施例，图4中示出了 AND/BUF和XNOR电路。在这里，信号名称或逻辑功能上方的横线指示取反(inverse)。
[0065]由于安置在2:1串行化器之前的这些逻辑电路是基于信号流的，所以数据下标记号由分别意指‘偶数’、‘奇数’或‘偶数或奇数’数据流的‘E’、‘0’、或‘E/0’突出显示。图4中的逻辑真值表基于均衡启用信号EQen示出了这些共源共栅CMOS电路的输入与输出之间的逻辑关系。通过迫使Do(n-l)和DE(n-l)的S2D输出接地可以将XNOR输出设置为VSS(即，电路的接地电压)，如图4中所示出的。在AND/BUF电路中，控制信号roEN用于切换AND门与BUFFER之间的此逻辑功能。在一个实施例中，由于第一驱动器和第二驱动器是单端的，所以其均衡逻辑