一种印制电路板中隐埋电阻的加工方法
【专利摘要】一种印制电路板中隐埋电阻的加工方法，1)电阻铜箔压合；2)减薄；3)抗电镀图形的制作；4)电路图形电镀；5)去膜；6)电路图形的蚀刻即第一次蚀刻；7)露出电阻层材料的蚀刻即第二次蚀刻；8)电阻图形的制作即第三次蚀刻；9)按照PCB传统的方法完成印制电路板后续流程的制作，最终得到一个含有高精度、高一致性的隐埋电阻的印制电路板。本发明采用改良的半加成工艺制作印制电路板中的隐埋电阻，能有效提高隐埋电阻阻值的精度及一致性，特别是对提高印制电路板中隐埋的小尺寸电阻的精度和一致性。本发明适用于印制电路板中隐埋电阻的加工，特别是对尺寸小、阻值精度、一致性要求高的印制线路板。
【专利说明】—种印制电路板中隐埋电阻的加工方法
【技术领域】
[0001]本发明涉及印制电路板加工方法，特别涉及一种印制电路板中隐埋电阻的加工方法，采用改良的半加成工艺来制作印制电路板中的隐埋电阻，该加工方法能有效提高隐埋电阻阻值的精度及一致性，特别是对提高印制电路板中隐埋的小尺寸电阻的精度和一致性。本发明适用于印制电路板(PCB)中隐埋电阻的加工，特别是对尺寸小、阻值精度、一致性要求高的印制线路板。
【背景技术】
[0002]随着电子产品向轻、薄、短、小以及多功能、模块化、集成化方向的发展，作为安装元器件的印制电路板(PCB)也要求线路更精细、更密集，同时也要求能给主动芯片预留更多的贴装空间，隐埋无源器件技术应运而生，如隐埋电容、隐埋电阻和隐埋电感技术逐渐成为PCB发展的一种必然趋势。隐埋无源器件技术不仅可以提高PCB板的布线密度、减少表面元器件的贴装费用，而且在相同功能的设计条件下可缩小板面尺寸、降低成本。此外，由于无源器件被埋入PCB中，元器件间信号相互传输的距离得以缩短，这可以降低电磁干扰，提高信号完整性；与此同时器件焊点数减少也可大大提高产品可靠性。[0003]隐埋电阻技术是隐埋无源器件工艺中的一种，即指将传统的需要安装在PCB板表面的电阻被全部或部分埋入PCB板内部，这给主动芯片预留了更多的贴装空间。隐埋电阻受制于材料和加工工艺的不同，其阻值的精度范围一般在25%左右，而要达到应用的要求，埋入的电阻偏差最好要小于15%，甚至要求达到10%以内，采用常规的制作工艺很难满足这个要求，特别是小尺寸电阻；为此需要开发新的工艺来实现这个需求。
[0004]对隐埋电阻的设计主要有2种:一种是直线型电阻(参见图1，其中10为电阻，20为电极)，另一种是蛇形电阻。
[0005]对于IOK Ω以上的电阻，其长宽比较大，为不影响其它线路的排布，通常将此类电阻设计成蛇形。通常将此类电阻设计成蛇形。其中蛇形电阻又有普通蛇形电阻(参见图2)和改良型蛇形电阻(参见图3)，其中10为电阻，20为电极。
[0006]由于普通蛇形电阻的线路拐角存在“拐角效应”，会造成电阻的理论计算比较复杂，所以通常将普通的蛇形电阻设计改变成多条精细小电阻的串联，此种方式也称为改良型蛇形电阻设计。
[0007]目前实现隐埋电阻的技术大致有两种:厚膜技术和薄膜技术。所谓厚膜技术就是使用电阻浆料在印制电路板上通过丝网印刷的方法形成电阻图形，其制作方法如下:
[0008]第一步:电路图形的制作:在覆铜板上通过曝光、显影、蚀刻形成电路图形电阻的制作:通过丝网印制的方法，将电阻桨料印在需要设计电阻的电极两端上；
[0009]第二步:电阻层材料烘干；
[0010]第三步:重复步骤2、3，直到电阻层材料的厚度和电阻阻值达到要求。
[0011]按照常规的PCB制作工艺完成后续印制电路板的加工，得到需要的含有隐埋电阻的印制电路板。[0012]厚膜技术的优点是与PCB工厂现有设备兼容，制作简单、快速；缺点，一是由于厚膜电阻工艺所用材料的电阻率较大，仅适合制作阻值较大的电阻；二是由于电阻的大小完全受制于丝网印刷电阻的三维尺寸，而丝网印刷技术本身控制尺寸的精度不高，因此该厚膜技术形成的电阻阻值精度仅能满足阻值偏差在30%左右的要求。
[0013]所谓薄膜技术就是使用一种含有电阻层与铜箔组成的特殊电阻铜箔(参见图4，其中，30为电阻层材料，40为铜箔)来代替普通铜箔进行层压，将电阻层材料压合在介质材料和铜箔之间，然后通过相关的电阻制作流程，形成有隐埋电阻的印制电路板；其电阻层一般为镍磷、镍镉和镍镉铝硅等合金层，其隐埋电阻的制作方法如下(以制作一层隐埋电阻层为例):
[0014]第一步:电阻铜箔的层压，将电阻铜箔与普通介质材料构成的介质层(如FR4)层压，在介质材料和铜箔之间形成内层具有电阻层的印制电路板，参见图5，其中30为电阻层材料，40为铜箔，50为普通基板的介质材料。
[0015]第二步:电路图形的蚀刻(第一次蚀刻)，采用印制电路板常规的曝光、显影、蚀刻工艺流程，在铜箔的表面蚀刻掉多余的铜，形成电路图形，同时露出铜下面的电阻层材料；在电路图形中，该裸露的电阻层材料是不需要的，需要将它去除掉，参见图6，其中，30为电阻层材料，60为蚀刻后剩下的铜，50为普通基板的介质材料。
[0016]第三步:多余电阻层材料的蚀刻(第二次蚀刻)，采用专用的电阻层材料蚀刻药水将裸露的多余电阻层材料蚀刻掉，参见图7，其中30为电阻层材料，60为蚀刻后剩下的铜，50为普通基板的介质材料。
[0017]第四步:电阻图形的制作(第三次蚀刻)，通过普通的曝光、显影、蚀刻方法，在已有的电路图形上将需要形成电阻位置上的铜蚀刻掉，露出电阻层材料，形成电路图形中的电阻，参见图8，其中，30为电阻层材料，60为蚀刻后剩下的铜，50为普通基板的介质材料，70为蚀刻后形成的电阻。
[0018]图9是形成电阻的三维立体示意图，其中a为电阻的宽度，b为电阻的长度，其中，30为电阻层材料，60为蚀刻后剩下的铜，50为普通基板的介质材料。
[0019]第五步:按照传统的PCB制作工艺，完成印制电路板的制作，得到一个含有隐埋电阻的印制电路板。
[0020]在上述技术中，电阻的阻值由以下公式(I)来计算:
[0021]R= (b/a) XRs (I)
[0022]其中；Rs= P /H
[0023]以上计算公式中，P为材料电阻率，b为裸露的电阻层在两电极间的理论间隔尺寸，即电阻的长度，a为裸露的电阻层在垂直于b方向的理论尺寸，即电阻的宽度，H为电阻层材料厚度，Rs —般称为材料方阻，一般有25欧姆/方块、50欧姆/方块、100欧姆/方块、250欧姆/方块等几种不同的规格。
[0024]采用蚀刻方法制作薄膜电阻的优点是工艺简单，只要利用PCB常规生产设备即可进行生产，无需其他投入；由于蚀刻法形成的电阻图形尺寸要比丝印电阻的精度高，因此电阻的阻值精度也要比厚膜法高。蚀刻法形成的电阻的长、宽是通过蚀刻来形成的，其电阻长、宽的精度取决于蚀刻工艺，常规的蚀刻工艺受到蚀刻设备、药水、以及蚀刻过程中蚀刻药水在板面的交换情况的影响，其精度和一致性只能控制在25%以内，很难满足高精度电阻加工的需要；或者为了达到高精度的要求，需要将电阻的宽度设计的很宽，这不但浪费材料，也影响布线密度。
【发明内容】
[0025]本发明的目的在于提供一种印制电路板中隐埋电阻的加工方法，特别是针对小尺寸电阻，优势更为明显，即利用改良的半加成法图形制作工艺，通过图形转移和图形电镀的方法来得到电阻的外形，采用本发明方法制作的电阻尺寸更接近需要的理论值，在批量生产过程中，电阻阻值的精度和一致性相比一般的蚀刻工艺更好。
[0026]通过研究发现，如果利用改良的半加成法图形制作工艺来控制电阻图形的尺寸，电阻的精度可以控制在10%以内；有效的提高了隐埋电阻阻值的精度和一致性，可使隐埋电阻工艺技术获得更大的应用空间。
[0027]本发明的印制电路板中隐埋电阻的加工方法，即采用改良的半加成法图形制作工艺来精确控制电阻的长、宽尺寸，从而避免传统蚀刻工艺流程中侧蚀和蚀刻不均匀等因素对电阻外形尺寸的影响，可以得到更高精度和一致性的隐埋电阻。采用本发明方法可使隐埋电阻的阻值精度、一致性偏差小于10%。
[0028]具体地，本发明的印制电路板中隐埋电阻的加工方法，包括如下步骤:
[0029]I)电阻铜箔压合
[0030]将电阻铜箔、介质材料和已经完成电路图形制作的基板压合在一起；
[0031]2)减薄
[0032]将电阻铜箔的铜厚减薄到3?8微米；
[0033]3)抗电镀图形的制作
[0034]在经过减薄的电阻铜箔表面按照常规的图形转移工艺经过贴膜、曝光、显影露出需要电镀的电路图形和没有被显影掉的被干膜保护的抗电镀图形；
[0035]4)电路图形电镀
[0036]在显影后形成的需要电镀的电路图形部分上进行电镀，增加电路图形的铜厚，以达到需要的铜厚要求，被干膜保护起来的区域则不被电镀；
[0037]5)去膜
[0038]将步骤4)中没有被显影掉的干膜去掉，露出基铜即电阻铜箔减薄后剩下的铜；
[0039]6)电路图形的蚀刻即第一次蚀刻
[0040]通过差分蚀刻，将裸露的基铜蚀刻掉，同时露出电阻层材料；
[0041]7)露出电阻层材料的蚀刻即第二次蚀刻
[0042]将裸露在外的电阻层材料蚀刻去除；
[0043]8)电阻图形的制作即第三次蚀刻
[0044]通过常规的曝光、显影、蚀刻方法，在已有的电路图形上将需要形成电阻位置上的铜蚀刻掉，露出电阻层材料，形成电路图形中的电阻；
[0045]9)按照PCB传统的方法完成印制电路板后续流程的制作，最终得到一个含有高精度、高一致性的隐埋电阻的印制电路板。
[0046]进一步，采用改良的半加成方法来制作电阻图形。
[0047]所述电阻可以设计在印制电路板的表层，也可以设计在印制电路板内部的任意层。
[0048]所述的电阻铜箔的表面粗糙度不大于5微米。
[0049]本发明与前述普通的蚀刻工艺流程相比，具有以下优点:
[0050]1、采用本发明制作的电阻图形尺寸的精度更高。
[0051]在上述技术中，电阻的阻值由以下公式(I)来计算:
[0052]R= (b/a) XRs (I)
[0053]其中；Rs= P /H
[0054]以上计算公式中，P为材料电阻率，b为裸露的电阻层在两电极间的理论间隔尺寸，即电阻的长度，a为裸露的电阻层在垂直于b方向的理论尺寸，即电阻的宽度，H为电阻层材料厚度，Rs —般称为材料方阻，一般有25欧姆/方块、50欧姆/方块、100欧姆/方块、250欧姆/方块等几种不同的规格。
[0055]一般情况下，实际的电阻的长度往往是宽度的整数倍，一般为2~10倍之间；因此，结合电阻阻值的计算公式，我们可以看出，对阻值精度影响更大的因素是电阻的宽度。
[0056]采用普通的蚀刻工艺流程，其电阻的长、宽尺寸精度是由蚀刻工艺决定的，在蚀刻过程中由于存在蚀刻不不均匀、铜厚均匀性、以及过蚀、水池效应等影响，其宽度精度能控制在线路宽度的±25微米，参见图19。而采用改良的半加成法工艺，可以完全避免上述不利因素，其宽度精度能控制在线路宽度的±5微米，参见图20。
[0057]下面以一个方阻为50欧姆，目标阻值为200欧姆的电阻为列，来说明在长度一定
的情况下，不同电阻宽度及精度对电阻阻值精度的影响，相关数据见下表。
[0058]
【权利要求】
1.一种印制电路板中隐埋电阻的加工方法,包括如下步骤: 1)电阻铜箔压合 将电阻铜箔、介质材料和已经完成电路图形制作的基板压合在一起； 2)减薄 将电阻铜箔的铜厚减薄到3~8微米； 3)抗电镀图形的制作 在经过减薄的电阻铜箔表面按照常规的图形转移工艺经过贴膜、曝光、显影露出需要电镀的电路图形和没有被显影掉的被干膜保护的抗电镀图形； 4)电路图形电镀 在显影后形成的需要电镀的电路图形部分上进行电镀，增加电路图形的铜厚，以达到需要的铜厚要求，被干膜保护起来的区域则不被电镀； 5)去膜 将步骤4)中没有被显影掉的干膜去掉，露出基铜即电阻铜箔减薄后剩下的铜； 6)电路图形的蚀刻即第一次蚀刻 通过差分蚀刻，将裸露的基铜蚀刻掉，同时露出电阻层材料； 7)露出电阻层材料的蚀刻即第二次蚀刻 将裸露在外的电阻层材料蚀刻去除； 8)电阻图形的制作即第三次蚀刻 通过常规的曝光、显影、蚀刻方法，在已有的电路图形上将需要形成电阻位置上的铜蚀刻掉，露出电阻层材料，形成电路图形中的电阻； 9)按照PCB传统的方法完成印制电路板后续流程的制作，最终得到一个含有高精度、高一致性的隐埋电阻的印制电路板。
2.如权利要求1所述的印制电路板中隐埋电阻的加工方法，其特征是，采用改良的半加成方法来制作电阻图形。
3.如权利要求1所描述的印制电路板中隐埋电阻的加工方法，其特征是，所述的电阻可以设计在印制电路板的表层，也可以设计在印制电路板内部的任意层。
4.如权利要求1所述的印制电路板中隐埋电阻的加工方法，其特征是，所述的电阻铜箔的表面粗糙度不大于5微米。
【文档编号】H05K3/06GK103906364SQ201210572647
【公开日】2014年7月2日 申请日期:2012年12月25日 优先权日:2012年12月25日
【发明者】罗永红, 吴金华, 陈培峰, 付海涛, 张坤, 黄伟 申请人:上海美维科技有限公司, 上海美维电子有限公司