的综合总计值如下:(20/150)= 0.1333 (分级宽度等级)*0.10(针对宽度的标准) + (40/100) = 0.25(分级深度等级)*0.10(针对深度的标准) + (2K/5K) =0.40(分级拥塞等级)*0.80(针对拥塞的标准)=0.358333(示例触发器的综合总计值)。
[0039]在利用针对宽度、深度和拥塞的预定突出设置对设计中的所有触发器进行估计后，触发器按照以它们各自的综合总计值为基础的幅值的顺序被排序。因此，根据Q门百分比，仅选择排在顶部的值。例如，Q门百分比被设置为50%，因此，仅600,000个触发器(120万个触发器的50%)被预定用于选择。因此，具有最高总计值的前面600,000个触发器被Q选通。
[0040]本发明一般涉及集成电路测试，并且更特别地涉及扫描-移位功率的控制。以下描述的示例性实施例提供了一种方法以消除当以LOS操作全速测试时的时序问题。在一个实施例中，具有全局扫描使能的Q选通架构有助于实现移位加载全速测试。此外，由通过Q选通而传播的扫描使能产生的额外时序弧可以利用多个管道级(pipe Stage)而被完全消除，以帮助测试时序收敛。
[0041]图3示出移位寄存器上的具有流水线式扫描使能(pipelinedscan enable)的Q选通。移位寄存器是共享相同时钟的触发器的级联，其中每个触发器的输出被连接到链条中的下一个触发器的数据输入，从而导致在时钟输入的每个转变处，电路将存储在其中的比特阵列移动一个位置，将存在于其输入处的数据移入、且将阵列中的最后一比特移出。
[0042]扫描链是用于测试的设计中所使用的技术。其目标在于通过提供简单的方式以设置和观察集成电路中的每个触发器，来使得测试更容易。扫描的基本结构包括下面的一组信号以便控制和观察扫描机制。扫描输入和扫描输出定义扫描链的输入和输出。在全扫描模式中，通常每个输入仅驱动一条链、并且扫描输出也仅观察一条链。扫描使能引脚是被添加到设计中的特别信号。当断言该信号时，设计中的每个触发器被连接到长移位寄存器中。时钟信号用于在移位阶段和捕获阶段期间控制扫描链中的所有触发器。可以将任意模式输入到触发器的链条中，并且可以读出每个触发器的状态。
[0043]参考图3，经由跟随路径306绘出全局扫描使能流水线式路径(YSE)302。如图所示，选通扫描使能信号303可以耦合到触发器A 304和触发器B 314两者的扫描使能(SE)。全局扫描使能信号302可以沿路径306直接耦合到与触发器A 304关联的Q门306，并耦合到其他后续的Q门诸如与触发器B 314关联的Q门316。图3还绘出沿路径306传播通过组合逻辑310的LOS选通扫描使能信号303如何被用于进行Q选通。
[0044]然而，使用Q选通来控制用于整个设计的扫描-移位功率可能会向设计增加有效功率，并且也可能会增大片上系统(SOC)方法中的硅面积和门数量。此外，它可能会在移位加载模式(LOS)期间造成时序挑战，因为对“Q”的选通会产生从扫描使能根通过Q门308直至捕获触发器314的输入引脚的新弧。此外，在ATPG上的测试模式期间，扫描使能(SE)必须全速地变低(travel low)。图3示出选通的版本，其中时钟行进到设计中的所有触发器，并且LOS选通扫描使能仅用于Q选通。如此，通过选通的(即，流水线式)扫描使能(YSE 302)在触发器A 304处进行Q选通会进一步延迟Q输出，并且组合逻辑310到达触发器B的D输入316的延迟时间更接近于触发器B 314的时钟，从而导致建立时序收敛困难。
[0045]关于图4，其绘出当使用全局扫描使能时的相应时序波形。图4示出由于用于在触发器A上进行Q选通的SE应该在时序窗口内被固定，数据捕获如何在触发器B 406处的全速捕获时钟边沿处具有建立时序违规。
[0046]关于图4，触发器A加载402，并且选通的(即，流水线式)扫描使能(YSE)时钟改变404 ο在408，绘出触发数据改变的YSE的下降边沿。跟随该路径，在410，时序被延迟。由于YSE依赖于加载时钟并且YSE是高扇出网，所以YSE上的延迟可能较高。如此，通过YSE在触发器A402处进行Q选通会进一步延迟Q输出，并且组合逻辑到达触发器B的D输入(捕获406)的延迟时间更接近于触发器B的时钟，从而导致建立时序收敛困难。
[0047]相反，图5示出根据一个实施例的示例性架构，其可以用于减轻并在一些实例中完全消除当以移位加载(LOS)操作全速测试时的时序问题。所提出的架构示出全局扫描使能(而不是LOS选通扫描使能)如何被用于对触发器(S卩，触发器和锁存器)进行Q选通。该方法使与Q选通关联的面积开销最小化，然而，它仍可以提供减少功率衰减的益处。具有全局扫描使能的Q选通架构促进LOS全速测试。此外，由通过Q选通而传播的扫描使能产生的额外时序弧可以利用多个管道级而被消除，以帮助测试时序收敛。
[0048]全局扫描使能流水线式路径504可以经由跟随路径506绘出。如所绘出的，选通扫描使能信号503可以耦合到触发器A 502和触发器B 512两者的扫描使能(SE)。全局扫描使能信号514可以沿路径506直接耦合到与触发器A 502关联的Q门508，并耦合到其他后续的Q门诸如与触发器B 512关联的Q门516。图5还示出作为利用LOS选通扫描使能信号503的替代，沿路径506传播的全局扫描使能信号514如何被仅用于Q选通。由于全局扫描使能信号514在来自选通时序器件516的全速脉冲输出(例如，SE信号503)之前启动捕获模式，所以Q选通将跟随触发器中的所捕获的组合逻辑值。因此，到达Q门的来自触发器的Q输出值是稳定的。
[0049]图5还示出触发器A 502(图5)处的Q选通依赖于SE 504且不依赖于YSE 518(图5)。由于SE信号506(图5)独立于加载时钟(launch clock)，所以触发器A 502(图5)的输出仅相对于触发器A 502(图5)的时钟而改变。组合逻辑510(图5)的延迟“t”510(图5)可以在触发器B 512(图5)的时钟信号之前的很长一段时间到达触发器B 512(图5)的D输入516(图5)，这提供充足的裕量用于建立。换句话说，该建立可能不是问题，因为Q门由于SE 504(图5)而发生，且并非由于YSE 514(图5)而发生。
[0050]在图6中，示出所提出的技术的时序波形，其绘出SE504(图5)如何不依赖于加载时钟。如图6所示，数据捕获消除了在触发器B 604处的全速捕获时钟边沿处的建立时序违规。触发器A加载602，并且跟随路径至608，触发器A的输出仅相对于触发器A的时钟而改变、并且独立于YSE 606的改变。如此，组合逻辑到达B的D输入604的延迟显著地早于触发器B的时钟信号，这提供充足的裕量用于建立。
[0051]图7是根据本发明的说明性实施例的图1中绘出的计算机的内部和外部组件的框图。应该理解的是，图4仅仅提供了一种实现的图示，并且并非暗示关于可以在其中实现不同实施例的环境的任何限制。可以基于设计和实现要求来对所绘出的环境做出许多修改。
[0052]数据处理系统800、900表示能够执行机器可读程序指令的任何电子设备。数据处理系统800、900可以表示智能手机、计算机系统、PDA或其他电子设备。可由数据处理系统800、900表示的计算系统、环境和/或配置的示例包括但不限于个人计算机系统、服务器计算机系统、瘦客户端、厚客户端、手持或便携式设备、多处理器系统、基于微处理器的系统、网络PC、小型计算机系统、以及包括任何以上系统或设备的分布式云计算环境。
[0053]Q选通程序200可以在测试装置上实现，所述测试装置可包括在图7中示出的各组内部组件800和外部组件900。多组内部组件800中的每一组包括:一个或多个总线826上的一个或多个处理器820、一个或多个计算机可读RAM 822、和一个或多个计算机可读ROM824，以及一个或多个操作系统828和一个或多个计算机可读有形存储设备830。一个或多个操作系统828被存储在相应计算机可读有形存储设备830中的一个或多个上，以用于经由相应RAM 822(其通常包括高速缓冲存储器)中的一个